JPH0758791B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0758791B2 JPH0758791B2 JP2204538A JP20453890A JPH0758791B2 JP H0758791 B2 JPH0758791 B2 JP H0758791B2 JP 2204538 A JP2204538 A JP 2204538A JP 20453890 A JP20453890 A JP 20453890A JP H0758791 B2 JPH0758791 B2 JP H0758791B2
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に微細化に適した構造を持つMOS型半導
体装置に関する。
体装置に関する。
（従来の技術） 微細化に適したMOSトランジスタとして、従来、LDD（Li
ghtly Doped Drain）構造のものがよく知られている。
このトランジスタは第３図の断面図に示すように、例え
ばＰ型の半導体領域11の表面領域にソース、ドレイン領
域となる一対の高濃度のＮ型領域12,13を設け、さらに
これらＮ型領域12,13の相互間にそれぞれの領域と接触
するように一対の低濃度のＮ型領域14,15を設けるよう
にしたものである。
ghtly Doped Drain）構造のものがよく知られている。
このトランジスタは第３図の断面図に示すように、例え
ばＰ型の半導体領域11の表面領域にソース、ドレイン領
域となる一対の高濃度のＮ型領域12,13を設け、さらに
これらＮ型領域12,13の相互間にそれぞれの領域と接触
するように一対の低濃度のＮ型領域14,15を設けるよう
にしたものである。
このような構造によれば、Ｎ型領域14,15の不純物濃度
が低く、かつ拡散深さも浅いため、ショートチャネル効
果が抑制され、ソース・ドレイン間の耐圧の向上を図る
ことができると共にゲート電極の微細化にも有利であ
る。
が低く、かつ拡散深さも浅いため、ショートチャネル効
果が抑制され、ソース・ドレイン間の耐圧の向上を図る
ことができると共にゲート電極の微細化にも有利であ
る。
（発明が解決しようとする課題） しかしながら、上記のような構造であっても、実効チャ
ネル長が0.5μｍ程度以下になるとショートチャネル効
果やソース・ドレイン間耐圧の劣化が目立つようになっ
てきている。
ネル長が0.5μｍ程度以下になるとショートチャネル効
果やソース・ドレイン間耐圧の劣化が目立つようになっ
てきている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、より微細化に適した素子構造を持つ
MOS型半導体装置を提供することにある。
あり、その目的は、より微細化に適した素子構造を持つ
MOS型半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のMOS型半導体装置は、 第１導電型の半導体基体と、 上記基体上に第１の絶縁膜を介して形成されたゲート電
極導体と、 上記ゲート電極導体の側壁及び上記基体の表面と接する
ように形成され、上記第１の絶縁膜よりも高い誘電率を
有する第２の絶縁膜と、 上記第１の絶縁膜の下部に位置する上記基体の表面に形
成された第１導電型の第１半導体領域と、 上記第２の絶縁膜と接する位置の上記基体の表面に形成
され、不純物濃度が上記第１半導体領域よりも低く設定
された第１導電型の第２半導体領域と を具備したことを特徴とする。
極導体と、 上記ゲート電極導体の側壁及び上記基体の表面と接する
ように形成され、上記第１の絶縁膜よりも高い誘電率を
有する第２の絶縁膜と、 上記第１の絶縁膜の下部に位置する上記基体の表面に形
成された第１導電型の第１半導体領域と、 上記第２の絶縁膜と接する位置の上記基体の表面に形成
され、不純物濃度が上記第１半導体領域よりも低く設定
された第１導電型の第２半導体領域と を具備したことを特徴とする。
（作 用） ゲート電極導体の側壁上に形成された第２の絶縁膜の誘
電率を、ゲート電極導体下の第１の絶縁膜よりも高く設
定すると共に、第２の絶縁膜の下部に不純物濃度が低い
第２半導体領域を形成することにより、ゲート電極導体
に電圧を印加したときに第２半導体領域の表面に第２導
電型の反転層が生じる。この反転層は、従来のLDD構造
のトランジスタにおける低濃度領域と同様に作用する。
電率を、ゲート電極導体下の第１の絶縁膜よりも高く設
定すると共に、第２の絶縁膜の下部に不純物濃度が低い
第２半導体領域を形成することにより、ゲート電極導体
に電圧を印加したときに第２半導体領域の表面に第２導
電型の反転層が生じる。この反転層は、従来のLDD構造
のトランジスタにおける低濃度領域と同様に作用する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の第１の実施例に係るMOSトランジス
タの構造を示す断面図である。図において、21は比抵抗
が例えば５Ω・cmのＰ型シリコン半導体基板である。こ
の基板21の表面上には膜厚d1が例えば100Åのシリコン
酸化膜からなるゲート絶縁膜22が選択的に形成されてい
る。さらにこのゲート絶縁膜22上には、例えばリン
（Ｐ）が添加されたＮ型の多結晶シリコンからなるゲー
ト電極23が形成されている。また、このゲート電極23の
側壁には、シリコン酸化膜よりも高い誘電率を持つ材
料、例えばシリコン窒化膜（Si3N4）からなる絶縁膜24
が形成されている。上記絶縁膜24は、ゲート電極23の側
壁と接するように形成されるとともに上記基板21の表面
とも接するように形成される。
タの構造を示す断面図である。図において、21は比抵抗
が例えば５Ω・cmのＰ型シリコン半導体基板である。こ
の基板21の表面上には膜厚d1が例えば100Åのシリコン
酸化膜からなるゲート絶縁膜22が選択的に形成されてい
る。さらにこのゲート絶縁膜22上には、例えばリン
（Ｐ）が添加されたＮ型の多結晶シリコンからなるゲー
ト電極23が形成されている。また、このゲート電極23の
側壁には、シリコン酸化膜よりも高い誘電率を持つ材
料、例えばシリコン窒化膜（Si3N4）からなる絶縁膜24
が形成されている。上記絶縁膜24は、ゲート電極23の側
壁と接するように形成されるとともに上記基板21の表面
とも接するように形成される。
上記ゲート絶縁膜22の下部に位置する基板21の表面領域
には、不純物濃度が例えば１×1017cm-3程度に設定され
たＰ型半導体領域25が形成されている。また、上記絶縁
膜24の下部に位置する基板21の表面領域には、不純物濃
度が例えば３×1014cm-3程度に設定された一対のＰ型半
導体領域26が形成されている。さらに上記一対のＰ型半
導体領域26の外側に位置する基板21の表面領域には、ソ
ース、ドレイン領域となる一対のＮ型半導体領域27が形
成されている。
には、不純物濃度が例えば１×1017cm-3程度に設定され
たＰ型半導体領域25が形成されている。また、上記絶縁
膜24の下部に位置する基板21の表面領域には、不純物濃
度が例えば３×1014cm-3程度に設定された一対のＰ型半
導体領域26が形成されている。さらに上記一対のＰ型半
導体領域26の外側に位置する基板21の表面領域には、ソ
ース、ドレイン領域となる一対のＮ型半導体領域27が形
成されている。
ここで、上記絶縁膜24の膜厚d2は、一方のＰ型半導体領
域26表面の一方のＮ型半導体領域27と接する点ａと、上
記ゲート電極23のこの領域26に近い側面における最上部
に位置した点ｂとの間を接続する直線の距離となる。そ
して、この膜厚d2は、上記ゲート電極23の膜厚を例えば
3000Åとした場合には約3400Åとなる。なお、上記シリ
コン酸化膜からなるゲート絶縁膜22の誘電率ε１は約3.
5程度であり、シリコン窒化膜からなる絶縁膜24の誘電
率ε２は約７程度である。
域26表面の一方のＮ型半導体領域27と接する点ａと、上
記ゲート電極23のこの領域26に近い側面における最上部
に位置した点ｂとの間を接続する直線の距離となる。そ
して、この膜厚d2は、上記ゲート電極23の膜厚を例えば
3000Åとした場合には約3400Åとなる。なお、上記シリ
コン酸化膜からなるゲート絶縁膜22の誘電率ε１は約3.
5程度であり、シリコン窒化膜からなる絶縁膜24の誘電
率ε２は約７程度である。
このような構造のMOSトランジスタによれば、絶縁膜24
が高い誘電率を持っているために、ゲート電極23に所定
の電圧を印加したときに一対のＰ型半導体領域26の表面
にはＮ型の反転層が形成される。そして、この反転層
は、従来のLDD構造のトランジスタにおける低濃度領域
と同様に作用するため、この反転層が形成されることに
よって、従来のLDD構造のトランジスタと同様にショー
トチャネル効果が抑制され、ソース・ドレイン間の耐圧
の向上も図ることができる。しかも、この反転層の基板
表面からの深さは100Å程度である。しかし、従来のLDD
構造のトランジスタにおける低濃度領域の深さは、不純
物拡散を行う必要から0.1μｍ以下にすることは非常に
困難である。この深さは、ショートチャネル効果を抑制
するためにはできるだけ浅くする必要がある。上記実施
例装置によれば、この深さを100Å程度と十分に浅くす
ることができるので、実効チャネル長をより短くしても
ショートチャネル効果を抑制することができ、ゲート電
極の微細化に有利である。
が高い誘電率を持っているために、ゲート電極23に所定
の電圧を印加したときに一対のＰ型半導体領域26の表面
にはＮ型の反転層が形成される。そして、この反転層
は、従来のLDD構造のトランジスタにおける低濃度領域
と同様に作用するため、この反転層が形成されることに
よって、従来のLDD構造のトランジスタと同様にショー
トチャネル効果が抑制され、ソース・ドレイン間の耐圧
の向上も図ることができる。しかも、この反転層の基板
表面からの深さは100Å程度である。しかし、従来のLDD
構造のトランジスタにおける低濃度領域の深さは、不純
物拡散を行う必要から0.1μｍ以下にすることは非常に
困難である。この深さは、ショートチャネル効果を抑制
するためにはできるだけ浅くする必要がある。上記実施
例装置によれば、この深さを100Å程度と十分に浅くす
ることができるので、実効チャネル長をより短くしても
ショートチャネル効果を抑制することができ、ゲート電
極の微細化に有利である。
ところで、上記実施例装置では、ゲート電極23下の閾値
電圧VT1と、絶縁膜24下の閾値電圧VT2とを別々に制御す
ることができる。
電圧VT1と、絶縁膜24下の閾値電圧VT2とを別々に制御す
ることができる。
すなわち、上記閾値電圧VT1は次の式で与えられる。
ここで、VFB1はフラットバンド電圧、φB1はゲート電極
23下の半導体領域のフェルミレベル、εＳはその誘電率
であり、ｑは電子電荷である。
23下の半導体領域のフェルミレベル、εＳはその誘電率
であり、ｑは電子電荷である。
同様に他方の閾値電圧VT2は次の式で与えられる。
通常の場合には、VFB1≒VFB2、φB1≒φB2であるので、
VT1とVT2の差ΔVTを求めると、次のようになる。
VT1とVT2の差ΔVTを求めると、次のようになる。
ただし、φB1＝φB2＝φＢとした。
ここで、前記ゲート絶縁膜22の膜厚d1及び誘電率ε１、
絶縁膜24の膜厚d2及び誘電率ε２、前記Ｐ型半導体領域
25の不純物濃度N1、前記Ｐ型半導体領域26の不純物濃度
N2との間には下記の４式の関係が成立している。
絶縁膜24の膜厚d2及び誘電率ε２、前記Ｐ型半導体領域
25の不純物濃度N1、前記Ｐ型半導体領域26の不純物濃度
N2との間には下記の４式の関係が成立している。
すなわち、N2は３×1014であり、右辺の値は、 である。
そして、上記４式を変形すると次の５式及び６式が得ら
れる。
れる。
従って、上記３式の右辺の第１項と第２項との間には次
のような大小関係が成立する。
のような大小関係が成立する。
このとき、上記ΔVTの値は０よりも大きくなる。すなわ
ち、ゲート電極23に電圧を印加したときに、絶縁膜24下
は常にゲート電極23下よりも先に反転状態になる。この
ため、トランジスタ特性は、主にゲート電極23の幅、ゲ
ート絶縁膜22の膜厚、ゲート電極下のＰ型半導体領域25
の不純物濃度で決定することができ、制御性が向上す
る。
ち、ゲート電極23に電圧を印加したときに、絶縁膜24下
は常にゲート電極23下よりも先に反転状態になる。この
ため、トランジスタ特性は、主にゲート電極23の幅、ゲ
ート絶縁膜22の膜厚、ゲート電極下のＰ型半導体領域25
の不純物濃度で決定することができ、制御性が向上す
る。
次にこの発明の他の実施例を第２図により説明する。こ
の実施例装置は、前記一対のＰ型半導体領域26それぞ
れ、前記ソース、ドレイン領域となる一対の各Ｎ型半導
体領域27の下部にまで延在させることにより、上記実施
例と同様の効果を得ると共に、さらに基板とドレインと
の間の耐圧向上を図るようにしたものである。
の実施例装置は、前記一対のＰ型半導体領域26それぞ
れ、前記ソース、ドレイン領域となる一対の各Ｎ型半導
体領域27の下部にまで延在させることにより、上記実施
例と同様の効果を得ると共に、さらに基板とドレインと
の間の耐圧向上を図るようにしたものである。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では、ゲート電極23の側壁上に形成される絶
縁膜24を、シリコン酸化膜よりも高い誘電率を持つシリ
コン窒化膜で構成する場合について説明したが、これは
シリコン酸化膜よりも高い誘電率を持つ材料ならばどの
ようなものでも使用可能である。例えば、誘電率が30程
度のタンタルオキサイド（Ta2O5）を使用する場合に
は、Ｐ型半導体領域26の不純物濃度を約５×1015cm-3以
下となるように選べば良い。
種々の変形が可能であることはいうまでもない。例えば
上記実施例では、ゲート電極23の側壁上に形成される絶
縁膜24を、シリコン酸化膜よりも高い誘電率を持つシリ
コン窒化膜で構成する場合について説明したが、これは
シリコン酸化膜よりも高い誘電率を持つ材料ならばどの
ようなものでも使用可能である。例えば、誘電率が30程
度のタンタルオキサイド（Ta2O5）を使用する場合に
は、Ｐ型半導体領域26の不純物濃度を約５×1015cm-3以
下となるように選べば良い。
また、上記実施例ではＰ型シリコン半導体基板上に構成
されたＮチャネルのMOSトランジスタについて説明した
が、これはＰ型シリコン半導体基板の代わりにＮ型基板
内に形成されたＰ型ウエル領域を用いても良く、さらに
はＮ型シリコン半導体基板内もしくはＰ型基板内に形成
されたＮ型ウエル領域にＰチャネルのMOSトランジスタ
を構成するようにしてもよい。
されたＮチャネルのMOSトランジスタについて説明した
が、これはＰ型シリコン半導体基板の代わりにＮ型基板
内に形成されたＰ型ウエル領域を用いても良く、さらに
はＮ型シリコン半導体基板内もしくはＰ型基板内に形成
されたＮ型ウエル領域にＰチャネルのMOSトランジスタ
を構成するようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、より微細化に適
した素子構造を持つMOS型半導体装置を提供することが
できる。
した素子構造を持つMOS型半導体装置を提供することが
できる。
第１図はこの発明の一実施例装置の断面図、第２図はこ
の発明の他の実施例装置の断面図、第３図は従来装置の
断面図である。 21……Ｐ型シリコン半導体基板、22……ゲート絶縁膜、
23……ゲート電極、24……絶縁膜、25……Ｐ型半導体領
域、26……Ｐ型半導体領域、27……Ｎ型半導体領域。
の発明の他の実施例装置の断面図、第３図は従来装置の
断面図である。 21……Ｐ型シリコン半導体基板、22……ゲート絶縁膜、
23……ゲート電極、24……絶縁膜、25……Ｐ型半導体領
域、26……Ｐ型半導体領域、27……Ｎ型半導体領域。
Claims (2)
- 【請求項１】第１導電型の半導体基体と、 上記基体上に第１の絶縁膜を介して形成されたゲート電
極導体と、 上記ゲート電極導体の側壁及び上記基体の表面と接する
ように形成され、上記第１の絶縁膜よりも高い誘電率を
有する第２の絶縁膜と、 上記第１の絶縁膜の下部に位置する上記基体の表面に形
成された第１導電型の第１半導体領域と、 上記第２の絶縁膜と接する位置の上記基体の表面に形成
され、不純物濃度が上記第１半導体領域よりも低く設定
された第１導電型の第２半導体領域と を具備したことを特徴とするMOS型半導体装置。 - 【請求項２】前記第１の絶縁膜の膜厚及び誘電率をそれ
ぞれd1、ε１、第２の絶縁膜の膜厚及び誘電率をそれぞ
れd2、ε２、前記第１及び第２半導体領域の不純物濃度
をそれぞれN1、N2としたときに、これらの間で、 なる関係を満足するように各値が設定されていることを
特徴とする請求項１記載のMOS型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204538A JPH0758791B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｏｓ型半導体装置 |
| US07/738,538 US5177570A (en) | 1990-08-01 | 1991-07-31 | MOS semiconductor device with high dielectric constant sidewall insulator and induced source/drain extension |
| KR1019910013181A KR940009582B1 (ko) | 1990-08-01 | 1991-07-31 | Mos형 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204538A JPH0758791B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491478A JPH0491478A (ja) | 1992-03-24 |
| JPH0758791B2 true JPH0758791B2 (ja) | 1995-06-21 |
Family
ID=16492191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204538A Expired - Fee Related JPH0758791B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5177570A (ja) |
| JP (1) | JPH0758791B2 (ja) |
| KR (1) | KR940009582B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2694395B2 (ja) * | 1991-04-17 | 1997-12-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5432366A (en) * | 1993-05-28 | 1995-07-11 | Board Of Regents Of The University Of Texas System | P-I-N MOSFET for ULSI applications |
| US5990516A (en) | 1994-09-13 | 1999-11-23 | Kabushiki Kaisha Toshiba | MOSFET with a thin gate insulating film |
| US5654570A (en) * | 1995-04-19 | 1997-08-05 | International Business Machines Corporation | CMOS gate stack |
| TW326110B (en) * | 1996-12-24 | 1998-02-01 | Nat Science Council | Manufacturing method for inversed T-type well component |
| JP3732637B2 (ja) * | 1997-12-26 | 2006-01-05 | 株式会社ルネサステクノロジ | 記憶装置、記憶装置のアクセス方法及び半導体装置 |
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