JPH0491478A - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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JPH0491478A
JPH0491478A JP2204538A JP20453890A JPH0491478A JP H0491478 A JPH0491478 A JP H0491478A JP 2204538 A JP2204538 A JP 2204538A JP 20453890 A JP20453890 A JP 20453890A JP H0491478 A JPH0491478 A JP H0491478A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に微細化に適した構造を持つＭＯＳ型半
導体装置に関する。
（従来の技術） 微細化に適したＭＯＳ）ランジスタとして、従来、ｔ、
　Ｄ　Ｄ　（Ｌｌｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ
　）構造のものがよく知られている。このトランジスタ
は第３図の断面図に示すように、例えばＰ型の半導体領
域１１の表面領域にソース、ドレイン領域となる一対の
高濃度のＮ型領域１２．１３を設け、さらにこれらＮ型
領域１２．１３の相互間にそれぞれの領域と接触するよ
うに一対の低濃度のＮ型領域１４．１５を設けるように
したものである。
このような構造によれば、Ｎ型領域１４．１５の不純物
濃度が低く、かつ拡散深さも浅いため、ショートチャネ
ル効果が抑制され、ソース・ドレイン間の耐圧の向上を
図ることができると共にゲート電極の微細化にも有利で
ある。
（発明が解決しようとする課題） しかしながら、上記のような構造であっても、実効チャ
ネル長が０．５μｍ程度以下になるとショートチャネル
効果やソース・ドレイン間耐圧の劣化が目立つようにな
ってきている。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、より微細化に適した素子構造を持つ
ＭＯＳ型半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のＭＯＳ型半導体装置は、 第１導電型の半導体基体と、 上記基体上に第１の絶縁膜を介して形成されたゲート電
極導体と、 上記ゲート電極導体の側壁に形成され、上記第１の絶縁
膜よりも高い誘電率を有する第２の絶縁膜と、 上記第１の絶縁膜の下部に位置する上記基体の表面に形
成された第１導電型の第１半導体領域と、上記第２の絶
縁膜の下部に位置する上記基体の表面に形成され、不純
物濃度が上記第１半導体領域よりも低く設定された第１
導電型の第２半導体領域と を具備したことを特徴とする。
（作　用） ゲート電極導体の側壁上に形成された第２の絶縁膜の誘
電率を、ゲート電極導体下の第１の絶縁膜よりも高く設
定すると共に、第２の絶縁膜の下部に不純物濃度が低い
第２半導体領域を形成することにより、ゲート電極導体
に電圧を印加したときに第２半導体領域の表面に第２導
電型の反転層が生じる。この反転層は、従来のＬＤＤ構
造のトランジスタにおける低濃度領域と同様に作用する
。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の第１の実施例に係るＭＯＳトランジ
スタの構造を示す断面図である。図において、２１は比
抵抗が例えば５Ω・ｃｍのＰ型シリコン半導体基板であ
る。この基板２１の表面上には膜厚ｄ１が例えば１００
人のシリコン酸化膜からなるゲート絶縁膜２２が選択的
に形成されている。
さらにこのゲート絶縁膜２２上には、例えばリン（Ｐ）
が添加されたＮ型の多結晶シリコンからなるゲート電極
２３が形成されている。また、このゲート電極２３の側
壁には、シリコン酸化膜よりも高い誘電率を持つ材料、
例えばシリコン窒化膜（ＳＬ３Ｎ４）からなる絶縁膜２
４が形成されている。
上記ゲート絶縁膜２２の下部に位置する基板２１の表面
領域には、不純物濃度が例えばＩ　Ｘ　１０　”ｃｍ−
’程度に設定されたＰ型半導体領域２５が形成されてい
る。また、上記絶縁膜２４の下部に位置する基板２１の
表面領域には、不純物濃度が例えば３　Ｘ　１０”ｃ　
ｍ−’程度に設定された一対のＰ型半導体領域２６が形
成されている。さらに上記一対のＰ型半導体領域２６の
外側に位置する基板２１の表面領域には、ソース、ドレ
イン領域となる一対のＮ型半導体領域２７が形成されて
いる。
ここで、上記絶縁膜２４の膜厚ｄ２は、一方のＰ型半導
体領域２６表面の一方のＮ型半導体領域２７と接する点
ａと、上記ゲート電極２３のこの領域２Ｂに近い側面に
おける最上部に位置した点すとの間を接続する直線の距
離となる。そして、この膜厚ｄ２は、上記ゲート電極２
３の膜厚を例えば３０００人とした場合には約３４００
人となる。なお、上記シリコン酸化膜からなるゲート絶
縁膜２２の誘電率ε１は約８．５程度であり、シリコン
窒化膜からなる絶縁膜２４の誘電率ε２は約７程度であ
る。
このような構造のＭＯＳ）ランジスタによれば、絶縁膜
２４が高い誘電率を持っているために、ゲート電極２３
に所定の電圧を印加したときに一対のＰ型半導体領域２
６の表面にはＮ型の反転層が形成される。そして、この
反転層は、従来のＬＤＤ構造のトランジスタにおける低
濃度領域と同様に作用するため、この反転層が形成され
ることによって、従来のＬＤＤ構造のトランジスタと同
様にショートチャネル効果が抑制され、ソース・ドレイ
ン間の耐圧の向上も図ることができる。しかも、この反
転層の基板表面からの深さは１００人程変色ある。
しかし、従来のＬＤＤ構造のトランジスタにおける低濃
度領域の深さは、不純物拡散を行う必要から０．１μｍ
以下にすることは非常に困難である。
この深さは、ショートチャネル効果を抑制するためには
できるだけ浅くする必要がある。上記実施例装置によれ
ば、この深さを１００人程変色十分に浅くすることがで
きるので、実効チャネル長をより短くしてもショートチ
ャネル効果を抑制することができ、ゲート電極の微細化
に有利である。
ところで、上記実施例装置では、ゲート電極２３下の閾
値電圧ＶＴＩと、絶縁Ｈ２４下の閾値電圧ＶＴ２とを別
々に制御することができる。
すなわち、上記閾値電圧Ｖ。１は次の式で与えられる。
ＶＴＩ ・・・　１ ここで、ＶＰＢＩはフラットバンド電圧、φ３．はゲー
ト電極２３下の半導体領域のフェルミレベル、ε５はそ
の誘電率であり、ｑは電子電荷である。
同様に他方の閾値電圧ＶＴ２は次の式で与えられる。
ＶＴ２ ・・・２ 通常の場合ニハ、ＶＰＢＩ　’？ＶＦＢ２　、＜６８１
’？φＢ２であるので、ＶＴＩとＶＴ２の差ΔｖＴを求
めると、次のようになる。
Δ’ＶＴ　　”’ＶＴＩ　　　ＶＴま たたし、φ旧−φＢ２−φ８とした。
ここで、前記ゲート絶縁膜２２の膜厚ｄ１及び誘電率ε
１、絶縁膜２４の膜厚ｄ２及び誘電率ε２、前記Ｐ型半
導体領域２５の不純物濃度Ｎ１、前記Ｐ型半導体領域２
６の不純物濃度Ｎ２との間には下記の４式の関係が成立
している。
すなわち、Ｎ２は３　Ｘ　１０”であり、右辺の値は、
である。
そして、上記４式を変形すると次の５式及び６式が得ら
れる。
従って、上記３式の右辺の第１項と第２項との間には次
のような大小関係が成立する。
このとき、上記ΔｖＴの値は０よりも大きくなる。すな
わち、ゲート電極２３に電圧を印加したときに、絶縁膜
２４下は常にゲート電極２３下よりも先に反転状態にな
る。このため、トランジスタ特性は、主にゲート電極２
３の幅、ゲート絶縁膜２２の膜厚、ゲート電極下のＰ型
半導体領域２５の不純物濃度で決定することができ、制
御性が向上する。
次にこの発明の他の実施例を第２図により説明する。こ
の実施例装置は、前記一対のＰ型半導体領域２６それぞ
れを、前記ソース、ドレイン領域となる一対の各Ｎ型半
導体領域２７の下部にまで延在させることにより、上記
実施例と同様の効果を得ると共に、さらに基板とドレイ
ンとの間の耐圧向上を図るようにしたものである。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では、ゲート電極２Ｓの側壁上に形成される
絶縁膜２４を、シリコン酸化膜よりも高い誘電率を持つ
シリコン窒化膜で構成する場合について説明したが、こ
れはシリコン酸化膜よりも高い誘電率を持つ材料ならば
どのようなものでも使用可能である。例えば、誘電率が
３０程度のタンタルオキサイド（Ｔａ２０ｓ）を使用す
る場合には、Ｐ型半導体領域２６の不純物濃度を約５　
Ｘ　１０”ｃ　ｍ−’以下となるように選べば良い。
また、上記実施例ではＰ型シリコン半導体基板上に構成
されたＮチャネルのＭＯＳ）ランジスタについて説明し
たが、これはＰ型シリコン半導体基板の代わりにＮ型基
板内に形成されたＰ型ウェル領域を用いても良く、さら
にはＮ型シリコン半導体基板内もしくはＰ型基板内に形
成されたＮ型ウェル領域にＰチャネルのＭＯＳトランジ
スタを構成するようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、より微細化に適
した素子構造を持つＭＯＳ型半導体装置を提供すること
ができる。
【図面の簡単な説明】
第１図はこの発明の一実施例装置の断面図、第２図はこ
の発明の他の実施例装置の断面図、第３図は従来装置の
断面図である。 ２１・・・Ｐ型シリコン半導体基板、２２・・・ゲート
絶縁膜、２３・・・ゲート電極、２４・・・絶縁膜、２
５・・・Ｐ型半導体領域、２６・・・Ｐ型半導体領域、
２７・・・Ｎ型半導体領域。 出願人代理人　弁理士　鈴江武彦

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基体と、 上記基体上に第１の絶縁膜を介して形成されたゲート電
    極導体と、 上記ゲート電極導体の側壁に形成され、上記第１の絶縁
    膜よりも高い誘電率を有する第２の絶縁膜と、 上記第１の絶縁膜の下部に位置する上記基体の表面に形
    成された第１導電型の第１半導体領域と、上記第２の絶
    縁膜の下部に位置する上記基体の表面に形成され、不純
    物濃度が上記第１半導体領域よりも低く設定された第１
    導電型の第２半導体領域と を具備したことを特徴とするＭＯＳ型半導体装置。
  2. （２）前記第１の絶縁膜の膜厚及び誘電率をそれぞれｄ
    １、ε１、第２の絶縁膜の膜厚及び誘電率をそれぞれｄ
    ２、ε２、前記第１及び第２半導体領域の不純物濃度を
    それぞれＮ１、Ｎ２としたときに、これらの間で、 Ｎ１／Ｎ２＞（ε１／ε２・ｄ２／ｄ１）＾２なる関係
    を満足するように各値が設定されていることを特徴とす
    る請求項１記載のＭＯＳ型半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6929990B2 (en) 1994-09-13 2005-08-16 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2694395B2 (ja) * 1991-04-17 1997-12-24 三菱電機株式会社 半導体装置およびその製造方法
US5432366A (en) * 1993-05-28 1995-07-11 Board Of Regents Of The University Of Texas System P-I-N MOSFET for ULSI applications
US5654570A (en) * 1995-04-19 1997-08-05 International Business Machines Corporation CMOS gate stack
TW326110B (en) * 1996-12-24 1998-02-01 Nat Science Council Manufacturing method for inversed T-type well component
JP3732637B2 (ja) * 1997-12-26 2006-01-05 株式会社ルネサステクノロジ 記憶装置、記憶装置のアクセス方法及び半導体装置
US6046089A (en) * 1998-01-05 2000-04-04 Advanced Micro Devices Selectively sized spacers
US6218251B1 (en) * 1998-11-06 2001-04-17 Advanced Micro Devices, Inc. Asymmetrical IGFET devices with spacers formed by HDP techniques
US7009240B1 (en) 2000-06-21 2006-03-07 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
US7492006B2 (en) * 2004-08-30 2009-02-17 Samsung Electronics Co., Ltd. Semiconductor transistors having surface insulation layers and methods of fabricating such transistors
US20070279231A1 (en) * 2006-06-05 2007-12-06 Hong Kong University Of Science And Technology Asymmetric rfid tag antenna
JP4378647B2 (ja) 2006-09-20 2009-12-09 Ｓｍｃ株式会社 管継手
KR20130117130A (ko) 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59205759A (ja) * 1983-04-01 1984-11-21 Hitachi Ltd Ｍｉｓ型電界効果トランジスタ
JPS6190465A (ja) * 1984-10-11 1986-05-08 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488162A (en) * 1980-07-08 1984-12-11 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
US5108940A (en) * 1987-12-22 1992-04-28 Siliconix, Inc. MOS transistor with a charge induced drain extension
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
JPH0770724B2 (ja) * 1988-12-08 1995-07-31 三菱電機株式会社 半導体装置
US5047361A (en) * 1989-06-30 1991-09-10 Texas Instruments Incorporated NMOS transistor having inversion layer source/drain contacts
JPH0714065B2 (ja) * 1990-03-19 1995-02-15 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59205759A (ja) * 1983-04-01 1984-11-21 Hitachi Ltd Ｍｉｓ型電界効果トランジスタ
JPS6190465A (ja) * 1984-10-11 1986-05-08 Hitachi Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6929990B2 (en) 1994-09-13 2005-08-16 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film
US7282752B2 (en) 1994-09-13 2007-10-16 Kabushiki Kaisha Toshiba MOSFET with a thin gate insulating film

Also Published As

Publication number Publication date
JPH0758791B2 (ja) 1995-06-21
KR940009582B1 (ko) 1994-10-15
US5177570A (en) 1993-01-05
KR920005280A (ko) 1992-03-28

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