KR880011934A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용없음

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 CMOS를 가진 반도체 집적회로 장치를 도시하는 주요부의 다면도.
제2도는∼제3도는 제2도에 도시한 반도체 집적회로장치의 제조 공정을 도시하는 단면도.

Claims (16)

  1. (a) 제1도전형의 반도체기판,
    (b) 상기 반도체 기판내에 형성된 제2도전형의 웰영역,
    (c) 상기 반도체 기판에 형성된 MISFET, 각각의 MISFET는 게이트 전극과 상기 게이트 전극의 양측벽에 형성된 측벽 절연막과 상기 반도체 기판내에 형송된 소오스 또는 트레인 영역인 반도체 영역을 가지며, 상기 MISFET의 제1 및 제2그룹은 각각 상기 웰 영역 및 상기 반도체 기판내에 형성되는 것에 있어서, 상기 제1 및 제2그룹의 한쪽은 P찬넬 MISFET 이고 그 상기 반도체 영역은 P형으로써 상기 게이트 전극과 격리되어서 형성된 제1영역 및 상기 게이트 전극과 상기 제1영여가이에 형소성된 제2영역으로 이루어지고, 또한 상기 제1 및 제2그룹의 다른쪽 n찬넬 MISFET이며, 그 상기 반도체 영역은 n형으로써 상기 게이트전극과 격리되어서 형성된 제3영역 및 상기 게이트 전극과 상기 제3영역사이에 형성된 제4영역으로 이루어지며, 또한 상기 P찬넬 MISFET의 찬넬 긴 방향의 상기 측벽 절연막의 치수가 상기 n찬넬 MISFET의 상기 측벽 절연막의 치수에 비하여 작은 것으로 되는 MISFET를 포함하는 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 반도체 기판내의 제2그룹의 MISFET는 상기 반도체기판내에 형성된 제1도전형의 웰영역내에 형성되는 반도체 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 P찬넬 MISFET의 제2영역은 상기 측벽절연막에 의하여 상기 게이트 전극에서 격리된 상기 제1영역보다 얕고 또한 낮은 불순물농도를 같는 반도체장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 n찬넬 MISFET의 제4영역은 상기 측벽 절연막에 의하여 상기 게이트 전극에서 격리된 상기 제3영역보다 얕고 또한 낮은 불순물 농도를 갖는 반도체 장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 n찬넬 MISFET의 측벽 절연막의 찬넬 긴 방향의 치수는 0.3㎛이상인 반도체 장치.
  6. 제1도전형을 가진 반도체 기판내에 형성된 제1찬넬 MISFET 및 제2찬넬 MISFET를 갖고, 상기 제1찬넬 및 제2찬넬 MISFET의 한쪽은 상기 반도체 기관내에 형성된 제2도전형의 웰영역내에 형성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 각 MISFET를 위한 2개의 측변을 가진 게이트 전극을 형성하는 공정,
    (b) 상기 각 제1찬넬 MISFET를 형성하는 영역내에 게이트 전극을 마스크로 하여 1도전형의 불순물을 도입하는 것에 의하여 제1영역을 형성하는 공정,
    (c) 상기 제2찬넬 MISFET를 형성하는 영역내에 상기 게이트 전극을 마스크로 하여 상기 제1도전형과 반대되는 도전형인 제2도전형의 불순물을 도입하는 것에 의하여 제2영역을 형성하는 공정,
    (d) 상기 제1찬넬 MISFET형성 영역, 제2찬넬 형성영역의 각 게이트 전극을 덮도록 기판 전면에 절연막을 형성하는 공정.
    (e)상기 제1찬넬 MISFET형성 영역의 상기 절연막에 이방성 에칭을 실시하는 것에 의하여 상기 게이트 전극의 각 측면에 측벽 절연막을 형성하는공정
    (f) 상기 제1찬넬 MISFET 의 형성 영역내에 상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여 제1도전형의 불순물을 도입하는 것에 의하여 제3영역을 형성하는 공정에 있어서, 상기 제3영역은 상기제1 역역보다도 깊고 또한 높은 불순물 농도를 가지며, 상기 제3영역은 상기 제1영역과 함께 상기 제1찬넬MISFET의 소오스 또는 드레인 영역을 구성하는 공정,
    (g) 상기 제2찬넬 MISFET형성영역의 상기 절연막에 이방성 에칭을 실시하는 것에 의하여 상기 2게이트 전극의 각 측면에 측벽 절연막을 형성하는 공정,
    (h) 상기 제2찬넬 MISFET의 형성 영역내에 상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여 제2도 전형의 불순물을 도입하는 것에 의하여 제4영역을 형성하는 공정에 있어서, 상기 제4영역은 상기 제2영역보다도 깊고 또한 높은 불순물 농도를 가지며, 상기 제4영역은 상기 제2영역과 함께 상기 제2찬넬 MISFET의 소오스 또는 드레인 영역을 구성하는 공정을 포함하는 반도체 장치의 제조방법.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1 및 제2찬넬 MISFET의 다른쪽은 상기 반도체 기판내에 형성된 제1도전형의 웰영역내에 형성되는 반도체 장치의 제조방법.
  8. 특허청구의 범위 제6항에 있어서, 상기 제1찬넬 MISFET는 P찬넬 MISFET이며 상기 제2찬넬 MISFET는 n찬넬 MISFET인 반도체장치의 제조방법.
  9. 특허청구의 범위 제6항에 있어서 상기 제1찬넬 MISFET의 측벽 절연막의 찬넬 긴방향의 치수는 상기 제2찬넬 MISFET의 측벽 절연막의 찬넬 긴 방향의 치수에 비하여 작게 형성되는 반도체 장치의 제조방법.
  10. 특허청구의 범위 제6항에 있어서, 상기 측벽 절연막은 CVD 법에 의한 산화 실리콘막으로 형성되는 반도체 장치의 제조방법.
  11. 특허청구의 범위 제6항에 있어서, 상기 측벽 절연막은 스퍼터법에 의한 산화 실리콘막으로 형성되는 반도체 장치의 제조방법.
  12. 특허청구의 범위 제6항에 있어서, 상기 측벽 절연막은 CVD 법에 의한 질화 실리콘 막으로 형성되는 반도체 장치의 제조방법.
  13. 제1도의 정형을 가진 반도체 기판내에 형성된 P 찬넬혀의 제 1MISFET, n찬넬형의 제2 MISFET 및 n 찬넬형의 제3MISFET와 이 제3MISFET의 게이트 전극보다도 상층의 도전층으로 형성되는 용량소자의 직렬회로로 된 메모리셀을 가진 반도체 집적회로 장치의 제조방법에 있어서,
    (a) 상기 식 MISFET를 위한 게이트 전극을 형성하는 공정,
    (b) 상기 제2 및 제3MISFFT를 형성하는 영역내에 상기 게이트 전극을 마스크로 하여 n형의 불순물을 도입하는 것에 의하여 제1영역을 형성하는 공정,
    (c) 상기 제1MISFET를 형성하는 영역내에 상기 게이트 전극을 마스크트로 하여 P형의 불순물을 도입하는 것에 의하여 제2영역을 형성하는 공정,
    (d) 상기 제1, 제2 및 제3 MISFET 형성 영역의 각 게이트 전극을 덮도록 기판의 전면에 절연막을 형성하는 공정,
    (e) 상기 제3MISFET 형성 영역의 상기 절연막에 이방성에칭을 실시하는 것에 의하여 상기 게이트 전극의 각 측면에 측벽 절연막을 형성하는 공정 각 측면에 측벽 절연막을 형성하는 공정,
    (f) 상기 용량을 소자를 형성하는 공정,
    (g) 상기 제2MISFET 형성 영역내에 상기 절역막에 이방성 에칭을 실시하는 것에 의하여 게이트 전극 및 상기 제2 MISFET 형성 영역내에 상기 게이트 전 측벽 절연막을 마스크로 하여 n형의 불순물을 도입하는 것에 의하여 제3영역을 형성하는 공정에 있어서, 상기 제3영역은 상기 제1영역보다도 깊고 또한 높은 불순물 농도를 가지며, 상기 제3영역은 상기 제1영역과 함께 상기 제2 MISFET의 소오스 또는 드레인 영역을 형성하는 공정,
    (i) 상기 제1 MISFET형성 영역의 상기 절연막에 이방성 에칭을 실시하는 것에 의하여 상기 게이트 전걱의 각 측면에 측벽 절연막을 형성하는 공정,
    (j) 상기 제1 MISFET 형성 영역내에 상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여 p형의 불순물을 도입하는 것에 의하여 제4영역을 형성하는 공정에 있어서, 상기 제4영역은 상기 제2영역보다도 깊고 또한 높은 불순물 농도를 가지며, 상기 제4영역은 상기 제2영역과 함께 상기 제1 MISFET의 소오스 또는 드레인 영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  14. 특허 청구의 범위 제13항에 있어서, 상기 제3 MISFET의 측벽 절연막은 상기 제2 및 제3 MISFET의 측벽 절연막의 상기 제2 및 제3 MISFET의 측벽 절연막의 찬넬 긴 방향의 치수에 비하여 작게 형성되는 반도체 집적회로장치의 제조방법.
  15. 특허 청구의 범위 제13항에 있어서, 상기 제2 및 제3MISFET의 측벽 절연막의 찬넬 긴 방향의 치수는 1.3㎛ 이상인 반도체 집적회로 장치의 제조방법.
  16. 특허 청구의 범위 제13항에 있어서, 상기 용량 소자는 유전체막을 개재시켜서 도전막을 겹쳐놓은 스택캐패시터 구조로 구성되어 있는 반도체 집적 회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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