JPH06105773B2 - 半導体装置 - Google Patents
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- JPH06105773B2 JPH06105773B2 JP62324478A JP32447887A JPH06105773B2 JP H06105773 B2 JPH06105773 B2 JP H06105773B2 JP 62324478 A JP62324478 A JP 62324478A JP 32447887 A JP32447887 A JP 32447887A JP H06105773 B2 JPH06105773 B2 JP H06105773B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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-
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はダイナミックアクセスメモリのセルとビット線
との接続を改良し半導体装置に関する。
との接続を改良し半導体装置に関する。
（従来の技術） ダイナミックアクセスメモリを構成する１セルに１個の
キャパシタ、１個のトランジスタ、そして１個のビット
線コンタクトより形成されるセルとして第４図に示すよ
うなセルがある。第４図（ｂ）は第４図（ａ）のA-A′
線断面図である。このセルにおいてはビット線１に与え
られた信号がゲート２、ソースもしくはドレイン４より
なるトランスファートランジスタ10のゲート電圧を上げ
てMOSトランジスタ10を通してキャパシタプレート３と
基板８の間に形成されたコンデンサに書込み、その後、
ゲート電圧を下げてMOSトランジスタ10をオフしてデー
タを蓄える。読み出し時は、逆にトランスファートラン
ジスタ10のゲート電圧を上げMOSトランジスタ10をオン
してビット線１にその電圧を伝え、その後ビット線に接
続されたセンスアンプで増幅し“0",“1"のデータを判
断する。
キャパシタ、１個のトランジスタ、そして１個のビット
線コンタクトより形成されるセルとして第４図に示すよ
うなセルがある。第４図（ｂ）は第４図（ａ）のA-A′
線断面図である。このセルにおいてはビット線１に与え
られた信号がゲート２、ソースもしくはドレイン４より
なるトランスファートランジスタ10のゲート電圧を上げ
てMOSトランジスタ10を通してキャパシタプレート３と
基板８の間に形成されたコンデンサに書込み、その後、
ゲート電圧を下げてMOSトランジスタ10をオフしてデー
タを蓄える。読み出し時は、逆にトランスファートラン
ジスタ10のゲート電圧を上げMOSトランジスタ10をオン
してビット線１にその電圧を伝え、その後ビット線に接
続されたセンスアンプで増幅し“0",“1"のデータを判
断する。
この時のセル配線は第５図に示す様であり、ビット線１
はセルの素子領域20上を走っている。このビット線１は
各セル素子領域20のビット線コンタクト11にそれぞれ接
続される。２はワード線、５は層間絶縁膜、６はキャパ
シタゲート絶縁膜、７はトランスファートランジスタ絶
縁膜、９はフィールド絶縁膜である。
はセルの素子領域20上を走っている。このビット線１は
各セル素子領域20のビット線コンタクト11にそれぞれ接
続される。２はワード線、５は層間絶縁膜、６はキャパ
シタゲート絶縁膜、７はトランスファートランジスタ絶
縁膜、９はフィールド絶縁膜である。
（発明が解決しようとする問題点） しかしながら、ビット線コンタクト11のコンタクトホー
ルの導通率を上げるためには、コンタクトホールをより
大きくすることが必要で、その結果、コンタクトホール
まわりの平坦部ビット線幅（第４図（ａ）のＸ値の２
倍）が細くなり、ビット線抵抗の増大を引き起こし、メ
モリセルのセンスアンプの動作のマージン低下を引き起
こしていた。
ルの導通率を上げるためには、コンタクトホールをより
大きくすることが必要で、その結果、コンタクトホール
まわりの平坦部ビット線幅（第４図（ａ）のＸ値の２
倍）が細くなり、ビット線抵抗の増大を引き起こし、メ
モリセルのセンスアンプの動作のマージン低下を引き起
こしていた。
これに対し従来の欠点を解消する方法として、ビット線
コンタクト11のまわりでビット線１を太くする（つまり
Ｘ値を大きくする）ことがこころみられていた。しかし
従来パターンでは、Ｘ値を大きくするとどうしてもビッ
ト線１の間隔が厳しくなり、逆にビット線１のショート
を引き起こすという問題を引き起こしていた。第５図の
パターンから上の列のビット線コンタクト11との下の列
のビット線コンタクト11を交互に配置することによりＸ
値を大きくできそうであるが、第５図のセル配置は折り
返しビット線方式のセル配置であり変更は難しい。
コンタクト11のまわりでビット線１を太くする（つまり
Ｘ値を大きくする）ことがこころみられていた。しかし
従来パターンでは、Ｘ値を大きくするとどうしてもビッ
ト線１の間隔が厳しくなり、逆にビット線１のショート
を引き起こすという問題を引き起こしていた。第５図の
パターンから上の列のビット線コンタクト11との下の列
のビット線コンタクト11を交互に配置することによりＸ
値を大きくできそうであるが、第５図のセル配置は折り
返しビット線方式のセル配置であり変更は難しい。
次になぜ従来法でビット線抵抗が増大するかを考える
と、ビット線剤としては抵抗を上げる必要があり、通常
スパッタ法によりシリサイド材料などを堆積していたこ
とにより発生していた。つまりコンタクト部での被覆率
が悪いことが原因で、コンタクト部でシリサイドが極め
て薄くなるということにより発生していた。本質的にこ
の問題を解決するためには、コーナ部や溝部での被覆率
を高い減圧CVD法によりシリサイド材料を堆積するのが
望ましいが、現在は技術開発の段階であり、またLSIの
生産ラインへの導入はできていない。
と、ビット線剤としては抵抗を上げる必要があり、通常
スパッタ法によりシリサイド材料などを堆積していたこ
とにより発生していた。つまりコンタクト部での被覆率
が悪いことが原因で、コンタクト部でシリサイドが極め
て薄くなるということにより発生していた。本質的にこ
の問題を解決するためには、コーナ部や溝部での被覆率
を高い減圧CVD法によりシリサイド材料を堆積するのが
望ましいが、現在は技術開発の段階であり、またLSIの
生産ラインへの導入はできていない。
本発明は、互いに並行する第１、第２のメモリセル列を
分離する分離領域上に第１の導電層を形成し、この第１
の導電層によって前記第１のメモリセル列中の一つのメ
モリセルと前記第２のメモリセル列中の一つのメモリセ
ルとを互いに接続する。そして、第１の導電層に接続さ
れ、かつ前記メモリセル列と並行する第２の導電層を前
記分離領域上に配置する。
分離する分離領域上に第１の導電層を形成し、この第１
の導電層によって前記第１のメモリセル列中の一つのメ
モリセルと前記第２のメモリセル列中の一つのメモリセ
ルとを互いに接続する。そして、第１の導電層に接続さ
れ、かつ前記メモリセル列と並行する第２の導電層を前
記分離領域上に配置する。
上記構成によれば、メモリセルと第２の導電層とを分離
領域に形成された第１の導電層を介して接続することに
より、メモリセルと第２の導電層との接続部まわりの平
坦部線幅を大きくすることができ、第２の導電層の抵抗
を充分に低くすることができる。
領域に形成された第１の導電層を介して接続することに
より、メモリセルと第２の導電層との接続部まわりの平
坦部線幅を大きくすることができ、第２の導電層の抵抗
を充分に低くすることができる。
さらに、第２の導電層をメモリセル上よりも平坦な分離
領域上に配置することにより、第２の導電層の膜厚を均
一化でき、その抵抗をより低下させることができる。
領域上に配置することにより、第２の導電層の膜厚を均
一化でき、その抵抗をより低下させることができる。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す平面図及び断面図であ
る。即ち、第１図（ａ）に示す様に、ロコス（LOCOS）
法を用いシリコン（Si）基板101上にセル素子領域120
と、5000Å程度の厚い熱酸化膜で形成されている素子分
離領域のフィールド酸化膜102を形成する。次に、セル
素子領域120に第１のゲート酸化膜103と第１のゲート電
極100となる第１のＮ型不純物を含む多結晶シリコンを
約4000Å堆積する。その後写真蝕刻法で第１のＮ型不純
物を含む多結晶シリコンをパターニングし第１のゲート
電極100を形成する。次に第１のゲート酸化膜103を第１
のゲート電極100をマスクにエッチングして形成する。
る。即ち、第１図（ａ）に示す様に、ロコス（LOCOS）
法を用いシリコン（Si）基板101上にセル素子領域120
と、5000Å程度の厚い熱酸化膜で形成されている素子分
離領域のフィールド酸化膜102を形成する。次に、セル
素子領域120に第１のゲート酸化膜103と第１のゲート電
極100となる第１のＮ型不純物を含む多結晶シリコンを
約4000Å堆積する。その後写真蝕刻法で第１のＮ型不純
物を含む多結晶シリコンをパターニングし第１のゲート
電極100を形成する。次に第１のゲート酸化膜103を第１
のゲート電極100をマスクにエッチングして形成する。
次に、第１図（ｂ）に示すように、第２のゲート酸化膜
104を露出したSi基板101上に形成する。この時同時に第
１のゲート電極100のまわりに酸化膜104′が形成され
る。次に、第２のゲート電極105となる第２のＮ型不純
物を含む多結晶シリコンを堆積する。その後、写真蝕刻
法によりトランスファートランジスタのゲート電極とな
る第２のゲート電極105を形成する。その後、第２のゲ
ート電極105をマスクとしソースもしくはドレイン拡散
層106,106′となるところに砒素イオンを５×1015cm-2,
50keVでイオン注入する。
104を露出したSi基板101上に形成する。この時同時に第
１のゲート電極100のまわりに酸化膜104′が形成され
る。次に、第２のゲート電極105となる第２のＮ型不純
物を含む多結晶シリコンを堆積する。その後、写真蝕刻
法によりトランスファートランジスタのゲート電極とな
る第２のゲート電極105を形成する。その後、第２のゲ
ート電極105をマスクとしソースもしくはドレイン拡散
層106,106′となるところに砒素イオンを５×1015cm-2,
50keVでイオン注入する。
その後、第１図（ｃ）に示すように、第１のCVDSiO2107
を全面に約3000Å程度堆積し、その後N2雰囲気中で約30
分熱処理しＮ型のソースもしくはドレイン拡散層106,10
6′を形成する。次にビット線コンタクト部に対応した
第１のCVDSiO2107にコンタクト１ホールとなる穴パター
ン108を形成する。次に、第３の多結晶シリコンを全面
に堆積した後、POCl3雰囲気中で熱処理しＮ型不純物を
第３の多結晶シリコン及びSi基板101中に拡散し、第３
の多結晶シリコンとＮ型のソースもしくはドレイン拡散
層106のオーミックコンタクトをとる。その後、近接す
るセルのビット線コンタクトを接続する様に第１の導電
層となる第３の多結晶シリコンパターン109を形成す
る。
を全面に約3000Å程度堆積し、その後N2雰囲気中で約30
分熱処理しＮ型のソースもしくはドレイン拡散層106,10
6′を形成する。次にビット線コンタクト部に対応した
第１のCVDSiO2107にコンタクト１ホールとなる穴パター
ン108を形成する。次に、第３の多結晶シリコンを全面
に堆積した後、POCl3雰囲気中で熱処理しＮ型不純物を
第３の多結晶シリコン及びSi基板101中に拡散し、第３
の多結晶シリコンとＮ型のソースもしくはドレイン拡散
層106のオーミックコンタクトをとる。その後、近接す
るセルのビット線コンタクトを接続する様に第１の導電
層となる第３の多結晶シリコンパターン109を形成す
る。
次に、第１図（ｄ）に示すように、全面にCVD法で第２
のSiO2膜111を5000Å堆積し、その後、第３の多結晶シ
リコンパターン109上にコンタクトホールとなる穴パタ
ーン110を形成する。次に、MoSi2をスパッタ法により堆
積する。その後、写真蝕刻法でMoSi2パターンを形成し
て第２の導電層となるビット線112を形成する。
のSiO2膜111を5000Å堆積し、その後、第３の多結晶シ
リコンパターン109上にコンタクトホールとなる穴パタ
ーン110を形成する。次に、MoSi2をスパッタ法により堆
積する。その後、写真蝕刻法でMoSi2パターンを形成し
て第２の導電層となるビット線112を形成する。
第２図及び第３図は、第１図のセルアレイの配置例を示
す。第２図及び第３図ではビット線方向のセル列間にビ
ット線を配置している。第２図（ｂ）は第２図（ａ）の
C-C′線断面図である。このパターンにはキャパシタプ
レート電極パターン（第１のゲート電極100）は書かれ
ていない。第２図では、ビット線112が素子分離領域
（フィールド酸化膜102）に配置されているため下地の
段差が緩和され段差部を横切る抵抗増大分がおさえらえ
る。（イ），（ロ），（ハ）がビット線112と第３の多
結晶シリコンパターン109とのコンタクトである。
す。第２図及び第３図ではビット線方向のセル列間にビ
ット線を配置している。第２図（ｂ）は第２図（ａ）の
C-C′線断面図である。このパターンにはキャパシタプ
レート電極パターン（第１のゲート電極100）は書かれ
ていない。第２図では、ビット線112が素子分離領域
（フィールド酸化膜102）に配置されているため下地の
段差が緩和され段差部を横切る抵抗増大分がおさえらえ
る。（イ），（ロ），（ハ）がビット線112と第３の多
結晶シリコンパターン109とのコンタクトである。
更に、ビット線抵抗増大をおさえるための配置パターン
を第３図に示す。即ち、第３図の多結晶シリコンパター
ン109のパターンを変更することにより、ビット線112と
第３の多結晶シリコンパターン109とのコンタクト
（イ′），（ロ′），（ハ′）まわりのビット線112の
平坦部線幅を大きくすることができる。第３図では第３
の多結晶シリコンパターン109上のコンタクト
（イ′），（ロ′），（ハ′）のビット余裕Ｙ値が従来
パターンより大きくとられていることがわかる。しかし
この時のビット線112の線幅の細りは（Y-X）値のみであ
るが、従来パターンの第５図の場合のビット線コンタク
ト部のビット線余裕Ｘ′を大きくとる場合には（Y-X）
値の２倍必要となる。第３図の各コンタクト（イ′），
（ロ′），（ハ′）は第２図のコンタクト（イ），
（ロ），（ハ）を夫々対応して移動したものである。
を第３図に示す。即ち、第３図の多結晶シリコンパター
ン109のパターンを変更することにより、ビット線112と
第３の多結晶シリコンパターン109とのコンタクト
（イ′），（ロ′），（ハ′）まわりのビット線112の
平坦部線幅を大きくすることができる。第３図では第３
の多結晶シリコンパターン109上のコンタクト
（イ′），（ロ′），（ハ′）のビット余裕Ｙ値が従来
パターンより大きくとられていることがわかる。しかし
この時のビット線112の線幅の細りは（Y-X）値のみであ
るが、従来パターンの第５図の場合のビット線コンタク
ト部のビット線余裕Ｘ′を大きくとる場合には（Y-X）
値の２倍必要となる。第３図の各コンタクト（イ′），
（ロ′），（ハ′）は第２図のコンタクト（イ），
（ロ），（ハ）を夫々対応して移動したものである。
以上のように、第３図ではセルの拡散層に接続されるビ
ット線コンタクト２個を接続する第１の導電層と第１の
導電層に接続される第２の導電層よりなるビット線から
構成されているため、第１の導電層のパターンを変更
し、その上のコンタクトを移動することにより、ビット
線コンタクト部を互い違いの位置に配置することが可能
となり、その結果、第２の導電層のコンタクト余裕を充
分とってもビット線の細りをコンタクト余裕分だけとす
ることが可能となり、ビット線の抵抗増大をおさえるこ
とができる。
ット線コンタクト２個を接続する第１の導電層と第１の
導電層に接続される第２の導電層よりなるビット線から
構成されているため、第１の導電層のパターンを変更
し、その上のコンタクトを移動することにより、ビット
線コンタクト部を互い違いの位置に配置することが可能
となり、その結果、第２の導電層のコンタクト余裕を充
分とってもビット線の細りをコンタクト余裕分だけとす
ることが可能となり、ビット線の抵抗増大をおさえるこ
とができる。
尚、第２の導電層として、１個のセンスアンプに接続さ
れるビット線対の一方のビット線を構成している全での
セルに接続されている第２の導電層を用いることができ
る。
れるビット線対の一方のビット線を構成している全での
セルに接続されている第２の導電層を用いることができ
る。
［発明の効果］ 以上述べたように本発明によれば、ビット線コンタクト
とビット線との間に導電層を設けることにより、ビット
線のコンタクトまわりの平坦部線幅を大きくすることが
でき、ビット線抵抗を充分低くすることができる。
とビット線との間に導電層を設けることにより、ビット
線のコンタクトまわりの平坦部線幅を大きくすることが
でき、ビット線抵抗を充分低くすることができる。
第１図は本発明の一実施例の製造工程を示す構成図、第
２図及び第３図は本発明のセルアレイ配置例を示す構成
説明図、第４図及び第５図は従来のダイナミックアクセ
スメモリを示す構成説明図である。 100…第１のゲート電極、101…Si基板、105…第２のゲ
ート電極、106,106′…ソースもしくはドレイン拡散
層、108,110…穴パターン、109…第３の多結晶シリコン
パターン、112…ビット線、120…セル素子領域。
２図及び第３図は本発明のセルアレイ配置例を示す構成
説明図、第４図及び第５図は従来のダイナミックアクセ
スメモリを示す構成説明図である。 100…第１のゲート電極、101…Si基板、105…第２のゲ
ート電極、106,106′…ソースもしくはドレイン拡散
層、108,110…穴パターン、109…第３の多結晶シリコン
パターン、112…ビット線、120…セル素子領域。
Claims (3)
- 【請求項１】互いに並行する第１、第２のメモリセル列
と、 前記第１、第２のメモリセル列を分離する分離領域と、 前記分離領域上に形成され、前記第１のメモリセル列中
の一つのメモリセルと前記第２のメモリセル列中の一つ
のメモリセルとを互いに接続する第１の導電層と、 前記分離領域上方に前記メモリセル列と並行して配置さ
れるとともに、前記第１の導電層に接続される第２の導
電層と を具備することを特徴とする半導体装置。 - 【請求項２】前記第２の導電層はビット線であることを
特徴とする特許請求の範囲第１項に記載の半導体装置。 - 【請求項３】前記第１の導電層は多結晶シリコンより形
成されていることを特徴とする特許請求の範囲第１項お
よび第２項いずれかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324478A JPH06105773B2 (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
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