JPS6338252A - ダイナミツクランダムアクセスメモリセルの形成方法 - Google Patents
ダイナミツクランダムアクセスメモリセルの形成方法Info
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- JPS6338252A JPS6338252A JP61183119A JP18311986A JPS6338252A JP S6338252 A JPS6338252 A JP S6338252A JP 61183119 A JP61183119 A JP 61183119A JP 18311986 A JP18311986 A JP 18311986A JP S6338252 A JPS6338252 A JP S6338252A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル
の形成において、ビット線のコンククト孔に敷く多結晶
珪素（ポリＳｉ）層は従来蓄積キャパシタ形成用のポリ
Ｓｉ層と同じ層を用いており、そのためリソグラフィ工
程におけるこのポリＳｉ層の蓄積キャパシタ形成用パタ
ーンと、コンタクト孔形成用パターンとの位置合わせ限
界より、セルの微細化が阻害されていた。そのための対
策として、蓄積キャパシタ形成後、独立にコンタクト孔
用ポリＳｉ層をパターニングする方法を提起し、セルの
集積度を一ヒげ、キャパシタ面積を大きくする。
の形成において、ビット線のコンククト孔に敷く多結晶
珪素（ポリＳｉ）層は従来蓄積キャパシタ形成用のポリ
Ｓｉ層と同じ層を用いており、そのためリソグラフィ工
程におけるこのポリＳｉ層の蓄積キャパシタ形成用パタ
ーンと、コンタクト孔形成用パターンとの位置合わせ限
界より、セルの微細化が阻害されていた。そのための対
策として、蓄積キャパシタ形成後、独立にコンタクト孔
用ポリＳｉ層をパターニングする方法を提起し、セルの
集積度を一ヒげ、キャパシタ面積を大きくする。
本発明はＤＲＩＩＭセルの微細化、高密度化に有効な形
成方法に関する。
成方法に関する。
ＩＩ ｒｌ Ａ Ｍは２５６にビット、ｌｌ’ｌビット
、４１１Ｉピント、あるいはそれ以上と、年々高集積さ
れてゆき、そのためにセル形成にはますます微細化、高
密度化が要求されている。
、４１１Ｉピント、あるいはそれ以上と、年々高集積さ
れてゆき、そのためにセル形成にはますます微細化、高
密度化が要求されている。
蓄積キャパシタには、基板上に形成された電界効果トラ
ンジスタ（１？ＥＴ）の片側のソース、トレ・イン領域
に電気的に接続した光積電極となるポリＳｉ層と、誘電
体層と、セルプレー１−となるポリＳｉ層との積層構造
よりなるスタソクト；トヤパシタや、蓄積電極に基板表
面に形成される反転層を用いた型のもの等がある。
ンジスタ（１？ＥＴ）の片側のソース、トレ・イン領域
に電気的に接続した光積電極となるポリＳｉ層と、誘電
体層と、セルプレー１−となるポリＳｉ層との積層構造
よりなるスタソクト；トヤパシタや、蓄積電極に基板表
面に形成される反転層を用いた型のもの等がある。
一方構造的には基板上にＩＺ面的に形成したプレーナ型
と、基板に溝を掘りここに立体的に形成したトレンチ型
等がある。
と、基板に溝を掘りここに立体的に形成したトレンチ型
等がある。
ここでは、代表例として−・殻的なプレーナ型のスタソ
クトキャパシタについて説明する。
クトキャパシタについて説明する。
第２図（１）、（２）は従来例のスタソクト；１−ヤパ
シクセルの平面図と断面図である。
シクセルの平面図と断面図である。
図において、１は半導体基板でｐ型珪素（ｐ−３ｉ）基
板、ＩＡ、ＩＢは高濃度不純物導入′ｌイ１域でｎ°型
のソース、ドレイン領域、ｔｃはセル領域を画定するフ
ィールド絶縁層（図中ＦＯＸと略記されている）で二酸
化珪素（ＳｉＯ□）層、２はゲート絶縁層でＳｉＯ□層
、３はポリＳｉ層よりなるワード線、４は層間絶縁層で
５ｉ０２層、５は蓄積電極でポリＳｉ層、６は蓄積キャ
パシタの誘電体層で５４０２層、７はセルプレートでポ
リＳｉ５．１０はコンタクト層でポリＳｉ層である。
板、ＩＡ、ＩＢは高濃度不純物導入′ｌイ１域でｎ°型
のソース、ドレイン領域、ｔｃはセル領域を画定するフ
ィールド絶縁層（図中ＦＯＸと略記されている）で二酸
化珪素（ＳｉＯ□）層、２はゲート絶縁層でＳｉＯ□層
、３はポリＳｉ層よりなるワード線、４は層間絶縁層で
５ｉ０２層、５は蓄積電極でポリＳｉ層、６は蓄積キャ
パシタの誘電体層で５４０２層、７はセルプレートでポ
リＳｉ５．１０はコンタクト層でポリＳｉ層である。
ここで、コンタクト層１０はコンタクト孔の孔開はマー
ジンを大きくするためと、また配線層のアルミニウム（
Ａｌ）と、基板のＳｔの相互拡散を防止するバリア層と
して用いる。
ジンを大きくするためと、また配線層のアルミニウム（
Ａｌ）と、基板のＳｔの相互拡散を防止するバリア層と
して用いる。
ソース、ドレイン領域ＩＡ、 ＩＢはワード線３をゲー
トとしてＦＥＴを構成する。
トとしてＦＥＴを構成する。
蓄積電極５と誘電体層６とセルプレー１・７で蓄積キャ
パシタを構成する。
パシタを構成する。
蓄積キャパシタとＰＥＴとの接続はソース、ドレイン領
域ＩＢに電気的に接続する蓄積電極５により行われる。
域ＩＢに電気的に接続する蓄積電極５により行われる。
コンタクト孔９において、ソース、ドレイン領域１＾と
コンタクト［１０を介してコンタクトし、かつ基板上に
おいて別の層間絶縁層（燐珪酸ガラス（ＰＳＧ）等より
なるカバー絶縁層）１【を介し、ワード線３と垂直方向
に、例えば＾１よりなるビット線１２が形成される。
コンタクト［１０を介してコンタクトし、かつ基板上に
おいて別の層間絶縁層（燐珪酸ガラス（ＰＳＧ）等より
なるカバー絶縁層）１【を介し、ワード線３と垂直方向
に、例えば＾１よりなるビット線１２が形成される。
以上の構造のスタック１−キャパシタセルにおいては、
コンタクト層ＩＯは蓄積電極５、あるいはセルプレート
７と同一のポリＳｉ層で形成するため、両者のパターン
形成時に位置合わせ余裕を必要としていた。
コンタクト層ＩＯは蓄積電極５、あるいはセルプレート
７と同一のポリＳｉ層で形成するため、両者のパターン
形成時に位置合わせ余裕を必要としていた。
従来のセル形成方法では、キャパシタとコンタクト層の
形成に際し、位置合わせ余裕を必要とするためセルの微
細化を阻害していた。
形成に際し、位置合わせ余裕を必要とするためセルの微
細化を阻害していた。
上記問題点の解決番、１、半導体基板上にゲート絶縁層
を介してゲート電極を形成し、該半導体基板と反対の導
電型不純物を該ゲート電極の両側の該半導体基板の表面
より導入してソース、ドレイン領域を形成し、片側のソ
ース、ドレイン領域に接続して誘電体層と多結晶珪素層
よりなる蓄積キャパシタを形成し、該蓄積キャパシタを
覆って絶縁層を形成し、他側のソース、ドレイン領域上
の該絶縁層を開口して該領域の表面を露出し、該開口部
を覆って多結晶珪素層を形成する工程を含むグイナミソ
クランダムアクセスメモリセルの形成方法により達成さ
れる。
を介してゲート電極を形成し、該半導体基板と反対の導
電型不純物を該ゲート電極の両側の該半導体基板の表面
より導入してソース、ドレイン領域を形成し、片側のソ
ース、ドレイン領域に接続して誘電体層と多結晶珪素層
よりなる蓄積キャパシタを形成し、該蓄積キャパシタを
覆って絶縁層を形成し、他側のソース、ドレイン領域上
の該絶縁層を開口して該領域の表面を露出し、該開口部
を覆って多結晶珪素層を形成する工程を含むグイナミソ
クランダムアクセスメモリセルの形成方法により達成さ
れる。
本発明は蓄積キャパシタを構成するポリＳｉ層を先にパ
ターニングして蓄積キャパシタを形成し、その上に絶縁
層を被覆した後、この層にコンタクト孔を開口し、該開
口部を覆ってコンタクト層となるポリＳｉ層を被着する
ことにより、蓄積キャパシタのパターンとは独立にコン
タクト層のバターニングができることを利用して、セル
形成の微細化をはかったものである。
ターニングして蓄積キャパシタを形成し、その上に絶縁
層を被覆した後、この層にコンタクト孔を開口し、該開
口部を覆ってコンタクト層となるポリＳｉ層を被着する
ことにより、蓄積キャパシタのパターンとは独立にコン
タクト層のバターニングができることを利用して、セル
形成の微細化をはかったものである。
第１図ｆｉｌ、（２）は本発明のスフソフトキャパシタ
セルの平面図と断面図である。
セルの平面図と断面図である。
図において、■は半導体基板でｐ−３ｉ基板、ＩＡ、Ｉ
Ｂは高濃度不純物導入領域でｎ゛型のソース、ドレイン
領域、１ｃはセル領域を画定するフィールド絶縁層でＳ
ｉＯ□層、２はゲート絶縁層で５ｉＯｚ層、３はポリＳ
ｉ層よりなるワード線、４は層間絶縁層でＳｉＯ□層、
５は蓄積電極でボ’ＪＳｉ層、６は一トヤパシタの誘電
体層でＳｉｎ２層、７はセルプレートでポリＳｉ層で、
ここまでは従来例と同様である。
Ｂは高濃度不純物導入領域でｎ゛型のソース、ドレイン
領域、１ｃはセル領域を画定するフィールド絶縁層でＳ
ｉＯ□層、２はゲート絶縁層で５ｉＯｚ層、３はポリＳ
ｉ層よりなるワード線、４は層間絶縁層でＳｉＯ□層、
５は蓄積電極でボ’ＪＳｉ層、６は一トヤパシタの誘電
体層でＳｉｎ２層、７はセルプレートでポリＳｉ層で、
ここまでは従来例と同様である。
ゲート３と蓄積キャパシタの各層を形成後、裁板全面に
層間絶縁層としてＳｉｎ、層８を被着し、ソース、ドレ
イン領域■Δ上のこの層を開口してコンタクト孔９を形
成する。
層間絶縁層としてＳｉｎ、層８を被着し、ソース、ドレ
イン領域■Δ上のこの層を開口してコンタクト孔９を形
成する。
コンタクト孔９を覆ゲでコンタクト層としてボ’ＪＳｉ
１ｉ１０を基板全面に被着し、コンタクト孔１）より大
きめにパターニングすル。
１ｉ１０を基板全面に被着し、コンタクト孔１）より大
きめにパターニングすル。
ソース、ドレイン領域ＩＡ、ＩＢはワード線３をゲート
としてＦＥＴを構成する。
としてＦＥＴを構成する。
蓄積電極５と誘電体層６とセルプレー１−７で蓄積４−
ヤパシクを構成する。
ヤパシクを構成する。
蓄積キャパシタとＦＥＴとの接続はソース、ドレイン領
域ＩＢに電気的に接続する蓄積電極５により行われる。
域ＩＢに電気的に接続する蓄積電極５により行われる。
コンタクト孔９において、ソース、ドレイン領域ＩＡと
コンタクトＮＩＯを介してコンタクＩ−Ｌ、かつ基板上
においてカバー絶縁層としてＰＳＧＳｉ層を介し、ワー
ド線３と垂直方向に、＾１よりなるビット線１２が形成
される。
コンタクトＮＩＯを介してコンタクＩ−Ｌ、かつ基板上
においてカバー絶縁層としてＰＳＧＳｉ層を介し、ワー
ド線３と垂直方向に、＾１よりなるビット線１２が形成
される。
以」二の構造のスフソフトキャパシタセルにおいては、
コンタクト層１０ば蓄積電極５、あるいばセルプレー１
・７のパターニングと独立にパターニングして形成する
ため、位置合わせ余裕を必要としない。
コンタクト層１０ば蓄積電極５、あるいばセルプレー１
・７のパターニングと独立にパターニングして形成する
ため、位置合わせ余裕を必要としない。
実施例においてはスフソフトキャパシタセルについて説
明したが、その他の型のセルにおいても発明の要旨は変
わらない。
明したが、その他の型のセルにおいても発明の要旨は変
わらない。
以上詳細に説明したように本発明によれば、キャパシタ
とコンタクト層の形成に際し、位置合わせ余裕を必要と
しないため、セルの微細化、高密度化が可能となり、高
集積＋３１１ Ａ Ｍの製造に寄Ｉｊすることができる
。
とコンタクト層の形成に際し、位置合わせ余裕を必要と
しないため、セルの微細化、高密度化が可能となり、高
集積＋３１１ Ａ Ｍの製造に寄Ｉｊすることができる
。
第１図（１）、（２）は本発明のスタソクトキャパシタ
セルの平面図と断面図、 第２図（１）、（２）は従来例のスフソフトキャパシタ
セルの平面図と断面図である。 図において、 １は半導体基板でｐ−３ｉ基板、 ＩＡ、ＩＢはｎ゛型のソース、ドレイン領域、ｌＣはフ
ィールド絶縁層でＳｉＯ□層、２はゲート絶縁層で５ｉ
Ｏｚ層、 ３はポリＳｉ層よりなるワード線、 ４は眉間絶縁層でＳｉＯ□層、 ５は蓄積電極でポリＳｉ層、 ６はキャパシタの誘電体層で５ｉＯｚ層、７はセルプレ
ートでポリＳｉ層、 ８は層間絶縁層でＳｉＯ２層、 ９はコンタクト孔、 １０はコンタクト孔層でＳｉ層、 １１は層間絶縁層、 １２はビット線でＡＩ層
セルの平面図と断面図、 第２図（１）、（２）は従来例のスフソフトキャパシタ
セルの平面図と断面図である。 図において、 １は半導体基板でｐ−３ｉ基板、 ＩＡ、ＩＢはｎ゛型のソース、ドレイン領域、ｌＣはフ
ィールド絶縁層でＳｉＯ□層、２はゲート絶縁層で５ｉ
Ｏｚ層、 ３はポリＳｉ層よりなるワード線、 ４は眉間絶縁層でＳｉＯ□層、 ５は蓄積電極でポリＳｉ層、 ６はキャパシタの誘電体層で５ｉＯｚ層、７はセルプレ
ートでポリＳｉ層、 ８は層間絶縁層でＳｉＯ２層、 ９はコンタクト孔、 １０はコンタクト孔層でＳｉ層、 １１は層間絶縁層、 １２はビット線でＡＩ層
Claims (1)
- 半導体基板上にゲート絶縁層を介してゲート電極を形
成し、該半導体基板と反対の導電型不純物を該ゲート電
極の両側の該半導体基板の表面より導入してソース、ド
レイン領域を形成し、片側のソース、ドレイン領域に接
続して誘電体層と多結晶珪素層よりなる蓄積キャパシタ
を形成し、該蓄積キャパシタを覆って絶縁層を形成し、
他側のソース、ドレイン領域上の該絶縁層を開口して該
領域の表面を露出し、該開口部を覆って多結晶珪素層を
形成する工程を含むことを特徴とするダイナミックラン
ダムアクセスメモリセルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183119A JPS6338252A (ja) | 1986-08-04 | 1986-08-04 | ダイナミツクランダムアクセスメモリセルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183119A JPS6338252A (ja) | 1986-08-04 | 1986-08-04 | ダイナミツクランダムアクセスメモリセルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6338252A true JPS6338252A (ja) | 1988-02-18 |
Family
ID=16130117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183119A Pending JPS6338252A (ja) | 1986-08-04 | 1986-08-04 | ダイナミツクランダムアクセスメモリセルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6338252A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304970A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体記億装置の製造方法 |
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
| US5096847A (en) * | 1989-12-02 | 1992-03-17 | Samsung Electronics Co., Ltd. | Method making an ultra high density dram cell with stacked capacitor |
| US5111275A (en) * | 1987-12-22 | 1992-05-05 | Kabushiki Kaisha Toshiba | Multicell semiconductor memory device |
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
-
1986
- 1986-08-04 JP JP61183119A patent/JPS6338252A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111275A (en) * | 1987-12-22 | 1992-05-05 | Kabushiki Kaisha Toshiba | Multicell semiconductor memory device |
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
| JPH02304970A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 半導体記億装置の製造方法 |
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
| US5096847A (en) * | 1989-12-02 | 1992-03-17 | Samsung Electronics Co., Ltd. | Method making an ultra high density dram cell with stacked capacitor |
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