KR0120548B1 - 캐패시터의 마스크 공정 마진 확보를 위한 반도체 장치 제조 방법 - Google Patents

Abstract

본 발명은 고집적 기억소자로 갈수록 단위 셀의 면적이 감소되는 반면, 전하저장전극의 면적은 확대되어야 하는 상충된 문제점을 극복하기 위하여 전하저장전극을 형성하기 전에 비트라인을 먼저 형성함으로써 적층구조의 전하저장전극, 즉, 산화막과 폴리실리콘막이 교대로 형성된 다층구조의 폴리실리콘막을 연결함으로써 캐패시턴스를 충분히 이룰 수 있는 전하저장전극을 형성할 수 있고 또한, 산화막과 질화막의 선택식각도를 함께 이용하여 전하저장전극의 표면적을 확대하여 충분한 캐패시턴스를 확보할 수 있는 고집적 반도체 기억소자 제조 방법에 관한 것이다.

Description

캐패시터의 마스크 공정 마진 확보를 위한 반도체 장치 제조 방법

제1도는 종래의 기술에 의해 제조된 DRAM의 구조도.

제2a도 내지 제2d도는 본 발명의 일실시예에 따른 DRAM의 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

201 : 반도체기판 202 : 필드산화막

203 : 게이트산화막 204 : 게이트전극

205 : 제1층간절연막 206A : 소오스영역

206B : 드레인영역 207 : 포토레지스트 패턴

208 : 제1전하저장전극 209 : 열산화막

210 : 제2층간절연막 211 : 비트라인

212 : 제3층간절연막 213 : 질화막

214,216,218 : 산화막 215,217,219 : 폴리실리콘막

220 : 유전막 221 : 플레이트전극

본 발명은 반도체 장치 제조 방법에 관한 것으로써, 특히 캐패시터의 캐패시턴스 증대 및 정렬 마진 확보를 위한 반도체 장치 제조 방법에 관한 것이다.

제1도는 종래의 DRAM 구조 나타내는 것으로, 이를 통하여 종래기술을 살펴보면 다음과 같다.

종래에는, 반도체기판(101)에 필드산화막(102), 게이트산화막(103),게이트전극(104), 드레인영역(106B) 및 소오스영역(106A)을 순차적으로 형성하여 트랜지스터를 구성한 다음에, 제1층간절연막(105)을 통해 소오스영역(106A)에 콘택된 전하저장전극(107)과 전하저장전극(107)의 상부에 차례로 유전막(108)과 플레이트전극(109)을 형성하여 캐패시터를 구성하고, 이어서, 제2층간절연막(110)을 통한 콘택홀을 형성하여 상기 드레인영역(106B)과 접속된 비트라인(111)을 형성하였다. 즉, 캐패시터가 비트라인 하부에 형성되는 구조를 이루고 있다.

그러나, 상기 종래의 방법에 의해 형성된 캐패시터는, 캐패시터의 플레이트 전극을 형성한 이후에 비트라인을 형성함으로써, 플레이트 전극을 형성하기 위한 감광막 패턴 형성시(마스크 작업시)에 제한이 있게 된다. 왜냐하면 비트라인이 드레인영역과 접속되어야 할 여유를 고려하여야 하기 때문이며, 소자가 점차 고집적화되어가면 그 제한폭은 더욱 커지게 되어 캐패시터의 표면적을 증가시키는데 한계에 도달하게 되기 때문이다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 반도체 캐패시터의 전하저장전극의 표면적을 넓게 확보하여 높은 용량의 캐패시턴스를 확보함으로써 기억소자의 고집적화를 꾀할 수 있는 동시에, 그 캐패시터 형성을 위한 마스크 정렬 마진을 확보하여 소자의 고집적화에 유리한 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체 장치 제조 방법은, 소자분리를 위한 필드산화막과, 게이트와 제1 및 제2접합영역의 모스트랜지스터가 형성된 웨이퍼를 준비하는 단계; 상기 웨이퍼상에 제1절연막을 형성하고, 상기 제1접합영역과 상기 필드산화막의 소정부위가 노출되도록 상기 제1절연막을 선택식각하면서, 노출되는 상기 필드산화막의 일부 두께를 식각하여 홈을 형성하는 단계; 상기 제1접합영역에 콘택되면서 상기 필드산화막의 홈 부위까지 연장되도록 전도배선을 형성하는 것에 의해 제1전하저장전극을 형성하는 단계; 전체 구조 상부에 제2절연막을 형성하고, 상기 제2접합영역에 비트라인을 콘택시키는 단계; 전체 구조 상부에 제3절연막을 형성하는 단계; 및 상기 필드산화막의 홈을 기준점으로 하여 상기 필드산화막의 홈 상부에서 상기 제1전도막과 콘택되는 제2전하저장전극을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 제2a도 내지 제2d도를 통하여 본 발명에 따른 일실시예를 상세히 설명한다.

먼저, 제2a도와 같이 반도체기판(201)상에 필드산화막(202), 게이트 산화막(203), 게이트전극(204), 소오스영역(206A), 드레인영역(206B)을 형성한 후에 전체 구조 상부에 제1층간절연막(205)을 형성하고 마스크 작업을 통해 포토레지스트 패턴(207)을 형성한 다음, 제1층간절연막을 식각하여 소오스영역(206A)과 필드산화막(202)이 노출되도록 하고, 이때, 필드산화막(202)의 일부 두께가 식각되도록 한다. 필드산화막이 식각된 부위는 이후의 제2전하저장전극이 정렬되는 기준점이 될 것이다.

이어서, 제2b도와 같이 포토레지스트 패턴(207)을 제거한 다음, 전체 구조 상부에 도핑된 폴리실리콘을 중착한 후 마스크 및 식각 작업을 실시하여 제1전하저장전극(208)을 패터닝하고, 제1전하저장전극(208)의 표면에 열산화막(209)을 형성한 후 CVD 산화막과 같은 제2층간절연막(210)을 도포하여 평탄화시킨 다음, 또 다시 마스크 및 식각 작업을 통해 드레인전극(206B)을 노출시킨다. 여기서, 제1전하저장전극(208)은 이후의 스택형 제2전하저장전극과 콘택될 것이며, 따라서 전체 캐패시터의 전하저장전극은 정렬 마진을 확보할 수 있는 동시에 그 표면적이 커질 것이다.

계속하여, 제2c도와 같이 폴리실리콘막과 전이금속으로 구성된 비트라인(211)을 드레인전극(206B)에 접속되도록 형성한 다음에 패터닝하고, 다시 평탄화된 제3층간절연막(212)과 질화막(213)을 차례로 적층한 다음, 산화막(214), 폴리실리콘막(215), 산화막(216), 폴리실리콘막(217), 산화막(218)을 각각의 소정 두께로 연속 형성되는 다층구조(230) 형성하는데, 상기 질화막(213)은 이후의 식각공정에서 하부의 제3층간절연막(212)에 대한 식각 마스크 역할을 수행하게 된다.

끝으로, 제2d도와 같이 필드산화막의 트렌치(식각된 부위)를 정렬기준으로 비등방성 식각을 이용한 트렌치 부위의 제1전하저장전극(208)을 노출시킨 다음, 전체 표면에 폴리실리콘(219)을 중착한다. 이어서, 사진 식각법으로 적층된 산화막(214,216,218) 및 폴리실리콘막(215,217,219)의 소정 부위를 비등방성 식각한 다음, HF등과 같은 습식 식각으로 질화막(213) 상부의 모든 산화막(214,216,218)을 제거하여 다수의 핀을 갖는 3차원 구조의 제2전하저장전극을 형성한 다음, 유전막(220) 및 플레이트 전극(221)을 형성하여 캐패시터 형성을 완료한다.

이상에서 설명한 바와 같이 본 발명의 DRAM은 비트라인을 그 중간층으로 두고, 비트라인 하부에서 필드산화막 상부까지 연장되어 형성된 제1전하저장전극과 비트라인 상부에서 필드산화막의 부위의 제1전하저장전극과 콘택되는 제2전하저장전극을 형성하는 기술로서, 제1전하저장전극은 캐패시터의 역할 뿐만 아니라 제2전하저장전극과 소오스영역을 연결하는 배선 역할을 동시에 수행하여, 제2전하저장전극을 3차원 구조로 구성할 수 있도록 하며 그 정렬 마진을 확보하여 준다. 즉, 제2전하저장전극의 콘택 및 패터닝을 위한 마스크 공정의 마진을 확보하여 준다.

그리고, 필드산화막 상에 트렌치를 형성하는 것은 제1전하저장전극과 제2전하저장전극이 콘택되는 정렬 기준점이 된다.

상기와 같이 이루어지는 본 발명은 다층 전하저장전극을 비트라인의 상/하부에 형성하면서, 또한 필드산화막에 트렌치를 형성하여, 전하저장전극 형성을 위한 마스크 공정의 여유도를 확보할 수 있어 초고집적용 반도체 소자의 충분한 캐패시터를 제공할 수 있다.

Claims (4)

1. 소자분리를 위한 필드산화막과, 게이트와 제1 및 제2접합영역의 모스트랜지스터가 형성된 웨이퍼를 준비하는 단계; 상기 웨이퍼상에 제1절연막을 형성하고, 상기 제1접합영역과 상기 필드산화막의 소정부위가 노출되도록 상기 제1절연막을 선택식각하면서, 노출되는 상기 필드산화막의 일부 두께를 식각하여 홈을 형성하는 단계; 상기 제1접합영역에 콘택되면서 상기 필드산화막의 홈 부위까지 연장되도록 전도배선을 형성하는 것에 의해 제1전하저장전극을 형성하는 단계; 전체 구조 상부에 제2절연막을 형성하고, 상기 제2접합 영역에 비트라인을 콘택시키는 단계; 전체 구조 상부에 제3절연막을 형성하는 단계; 및 상기 필드산화막의 홈을 기준점으로 하여 상기 필드산화막의 홈 상부에서 상기 제1전도막과 콘택되는 제2전하저장전극을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 제1전하저장전극의 상기 전도배선 상에 열산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제1항에 있어서, 상기 제2전하저장전극은 산화막과 폴리실리콘막을 다수번 반복하여 적층한 후 식각하여, 다수의 핀을 갖는 3차원 구조로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1전하저장전극의 상기 전도배선은 폴리실리콘막으로 형성함을 특징으로 하느 반도체 장치 제조 방법.