JPS59129461A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS59129461A JPS59129461A JP58005084A JP508483A JPS59129461A JP S59129461 A JPS59129461 A JP S59129461A JP 58005084 A JP58005084 A JP 58005084A JP 508483 A JP508483 A JP 508483A JP S59129461 A JPS59129461 A JP S59129461A
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- Japan
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- capacitor
- insulating film
- film
- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置に係り、特にｌトランジヌセスメモ
リ（Ｄ・ｌＲＡＭ ）構造の半導体メモリとその製造方
法に関するものである。
リ（Ｄ・ｌＲＡＭ ）構造の半導体メモリとその製造方
法に関するものである。
（ｂ） 技術の背景
周知のように半導体メモリの発展は目覚しいものがあり
、コンピュータなどの情報機器を背景にして種々の形式
構造のメモリが開発され、特に高集積化された６４１に
ビットや２５６にビットのＬＳ■メモリは１個のＭ Ｏ
Ｓ形半導体素子と１個のキャパシタ（容量素子）とが組
合わされた１トランジスタ・ｌキャパシタ型ＤＲＡＭ構
造の半導体メモリが一般に広く用いられている。
、コンピュータなどの情報機器を背景にして種々の形式
構造のメモリが開発され、特に高集積化された６４１に
ビットや２５６にビットのＬＳ■メモリは１個のＭ Ｏ
Ｓ形半導体素子と１個のキャパシタ（容量素子）とが組
合わされた１トランジスタ・ｌキャパシタ型ＤＲＡＭ構
造の半導体メモリが一般に広く用いられている。
（ｅ） 従来技術と問題点
従来のＩ ＭＯＳキャパシタ型のトランジスタメモリ七
ルについて第１図を用いて説明すると、Ｐ型シリコン基
板ｌ内にＴＬ ＯＣＣＯＳ法によって作られた局部的な
厚い酸化膜層２によりｌトランジスタメモリ七ルの能動
領域３の境界が形成される。
ルについて第１図を用いて説明すると、Ｐ型シリコン基
板ｌ内にＴＬ ＯＣＣＯＳ法によって作られた局部的な
厚い酸化膜層２によりｌトランジスタメモリ七ルの能動
領域３の境界が形成される。
この能動領域３の上に絶縁膜４により能動領域３から分
離され、又相互間が隔離されてそれぞれ６が設けられ第
１導電層５はｌトランジヌタメモリ七ルのメモリキャパ
シタの一方のＮ極を形成し第２導電層６はそのＭＯＳ）
ランジスタの伝送ゲート電極（ワード線に接続）を構成
する。導電層５と６によって覆われていない能動領域３
の片側にたとえばイオン注入によってドープ１７てｎ
ドープ領域（ビット線に接続）が形成されｌ ＭＯＳキ
ャパシタ型のトランジヌタメモリセルが構成される。し
かしながら」二記構造のｌ ＭＯＳキャパシタ型メモリ
七ルにおいては、■トランジスタ・１キヤパシタの各素
子がシリコン基板１の同一表面上に横に配列されるため
所要面積が比較的大きくなり、より高集積化に対して制
限の要素となり、その対策としてスタックド（５ｔａｃ
ｋｅｄ）キャパシタ型、或は埋込キャパシタ型のｌトラ
ンジスタメモリ七ルが考案されている。−Ｆ記スタック
ドキャパシタ型及び埋込キャパシタ型の要部概略構成図
を第２図及び第３図に示す。第２図においてＰ型シリコ
ン基板１０上に絶縁膜１１を介してｎ＋デポ９フコン層
よりなるゲート電極１２（ワード線に接続）、該ゲート
電極１２の両側のシリコン基板ゾ １０内にソー７（ビｌト線に接続）■３．及びドレイン
１４のｎ 領域を形成し、該ゲート電極１２上に絶縁膜
１１を介１〜でキャパシタを構成する第１のキャパシタ
電極１５（ドレイン領域に接続）。
離され、又相互間が隔離されてそれぞれ６が設けられ第
１導電層５はｌトランジヌタメモリ七ルのメモリキャパ
シタの一方のＮ極を形成し第２導電層６はそのＭＯＳ）
ランジスタの伝送ゲート電極（ワード線に接続）を構成
する。導電層５と６によって覆われていない能動領域３
の片側にたとえばイオン注入によってドープ１７てｎ
ドープ領域（ビット線に接続）が形成されｌ ＭＯＳキ
ャパシタ型のトランジヌタメモリセルが構成される。し
かしながら」二記構造のｌ ＭＯＳキャパシタ型メモリ
七ルにおいては、■トランジスタ・１キヤパシタの各素
子がシリコン基板１の同一表面上に横に配列されるため
所要面積が比較的大きくなり、より高集積化に対して制
限の要素となり、その対策としてスタックド（５ｔａｃ
ｋｅｄ）キャパシタ型、或は埋込キャパシタ型のｌトラ
ンジスタメモリ七ルが考案されている。−Ｆ記スタック
ドキャパシタ型及び埋込キャパシタ型の要部概略構成図
を第２図及び第３図に示す。第２図においてＰ型シリコ
ン基板１０上に絶縁膜１１を介してｎ＋デポ９フコン層
よりなるゲート電極１２（ワード線に接続）、該ゲート
電極１２の両側のシリコン基板ゾ １０内にソー７（ビｌト線に接続）■３．及びドレイン
１４のｎ 領域を形成し、該ゲート電極１２上に絶縁膜
１１を介１〜でキャパシタを構成する第１のキャパシタ
電極１５（ドレイン領域に接続）。
及び第２キヤパシタ電極１６を形成すれば、■トランジ
スタ・ｌキャパシタの各素子が縦方向に配列される。此
のスタックドキャパシタ型構造は前記１ＭＯｓキャパシ
タ型に比べて高集積化が可能であるがゲート電極上にキ
ャパシタ素子が積層されるため表面に凹凸が出き、後の
工程におけるＡｌ配線の際に断線を生ずる危険があり又
製作上歩留が悪い欠点がある。又第３図に示す埋込キャ
パシタ型においてはＰ型シリコン基板２０にｎ＋埋没層
２１ｉ予め形成し、シリコン基板２０の所定領域にｎ
拡散によって図示したように埋没Ｍ２１に接続拡散層２
２を形成した後、該基板２０に図示したごとくソー７２
３（拡散層２２に接続）。
スタ・ｌキャパシタの各素子が縦方向に配列される。此
のスタックドキャパシタ型構造は前記１ＭＯｓキャパシ
タ型に比べて高集積化が可能であるがゲート電極上にキ
ャパシタ素子が積層されるため表面に凹凸が出き、後の
工程におけるＡｌ配線の際に断線を生ずる危険があり又
製作上歩留が悪い欠点がある。又第３図に示す埋込キャ
パシタ型においてはＰ型シリコン基板２０にｎ＋埋没層
２１ｉ予め形成し、シリコン基板２０の所定領域にｎ
拡散によって図示したように埋没Ｍ２１に接続拡散層２
２を形成した後、該基板２０に図示したごとくソー７２
３（拡散層２２に接続）。
ソ
ドレイン２４（ビｆト線に接続）、及び絶縁膜２５を介
してゲート電１ｆｉ２６をそれぞれ形成すれば基板表面
のＭＯＳ ）ランシスト素子の真下にｎ＋埋没層２１と
Ｐ型シリコン基板２０のＰＮ接合の空乏層によるキャパ
シタ素子が作られ、第２図の７タツクドキヤパシタ型と
同様に縦型の構造で表面の凹凸の小さいｌトランジスタ
メモリ七ルが形成されるが、Ｐ−Ｎ接合のリーク電流が
大きく、そのため電荷蓄積の保持時間が短かく、かつα
線によって生ずるいわゆるソフトエラー（Ｓｏｆｔ ｅ
ｒｒｏｒ）に弱い欠点がある、 （４）発明の目的 本発明の目的はかかる問題点を解消するためなされたも
ので高集積化可能で、表面の凹凸が小さく、かつソフト
エラーに強い半導体装置及びその製造方法の提供にある
。
してゲート電１ｆｉ２６をそれぞれ形成すれば基板表面
のＭＯＳ ）ランシスト素子の真下にｎ＋埋没層２１と
Ｐ型シリコン基板２０のＰＮ接合の空乏層によるキャパ
シタ素子が作られ、第２図の７タツクドキヤパシタ型と
同様に縦型の構造で表面の凹凸の小さいｌトランジスタ
メモリ七ルが形成されるが、Ｐ−Ｎ接合のリーク電流が
大きく、そのため電荷蓄積の保持時間が短かく、かつα
線によって生ずるいわゆるソフトエラー（Ｓｏｆｔ ｅ
ｒｒｏｒ）に弱い欠点がある、 （４）発明の目的 本発明の目的はかかる問題点を解消するためなされたも
ので高集積化可能で、表面の凹凸が小さく、かつソフト
エラーに強い半導体装置及びその製造方法の提供にある
。
（θ）発明の構成
本発明の特徴は半導体基板上の絶縁膜中に電荷蓄積層と
電極を設けてキャパシタを構成し、該キャパシタの直上
に該電極を介して該キャパシタと接続された半導体電荷
移送素子が設けられたこと第１の絶縁膜を形成し、該絶
縁膜上に導電体を被着しパターンニングする工程と、次
いで該導電体上に第２の絶縁膜を形成して該絶縁膜をパ
ターンニングする工程と、その上面に半導体単結晶層を
形成して半導体電荷移送素子を形成する工程とが含まれ
てなること全特徴とする。
電極を設けてキャパシタを構成し、該キャパシタの直上
に該電極を介して該キャパシタと接続された半導体電荷
移送素子が設けられたこと第１の絶縁膜を形成し、該絶
縁膜上に導電体を被着しパターンニングする工程と、次
いで該導電体上に第２の絶縁膜を形成して該絶縁膜をパ
ターンニングする工程と、その上面に半導体単結晶層を
形成して半導体電荷移送素子を形成する工程とが含まれ
てなること全特徴とする。
（ｆ） 発明の実施例
以下本発明に係る半導体装置をその製造方法と共に実施
例により具体的に説明する。第４図は本発明の一実施例
を製造工程に従って示す要部断面図である。同図（ａ）
において半導体基板３０たとえばシリコン基板（導体）
の表面を酸化して約３００人の厚さのシリコン酸化膜（
Ｓｉｎ、）よりなる第１の絶縁膜３１を形成し、該絶縁
膜３１上に厚さ約５０００人のｎ＋型ポリシリコン層よ
り力る導電体層３２をＣＶＤ法によって被着し、該導電
体層３２を連続発振アルゴン（ＣＷＡｒ）レーザビーム
照射によって単結晶化する。前記絶縁膜８１は５ｉｎ２
膜の代りに５ｉａＮ４膜、Ｔａ３０３膜を用いてもよい
。
例により具体的に説明する。第４図は本発明の一実施例
を製造工程に従って示す要部断面図である。同図（ａ）
において半導体基板３０たとえばシリコン基板（導体）
の表面を酸化して約３００人の厚さのシリコン酸化膜（
Ｓｉｎ、）よりなる第１の絶縁膜３１を形成し、該絶縁
膜３１上に厚さ約５０００人のｎ＋型ポリシリコン層よ
り力る導電体層３２をＣＶＤ法によって被着し、該導電
体層３２を連続発振アルゴン（ＣＷＡｒ）レーザビーム
照射によって単結晶化する。前記絶縁膜８１は５ｉｎ２
膜の代りに５ｉａＮ４膜、Ｔａ３０３膜を用いてもよい
。
択酸化膜、又はレアクチイブイオンエツチング（ＲＩＥ
）法によって所定形状に分離パターンニングした後、
該分離された導電体層３２上に第２のシリコン酸化膜よ
りなる絶縁膜３３を形成する。
）法によって所定形状に分離パターンニングした後、
該分離された導電体層３２上に第２のシリコン酸化膜よ
りなる絶縁膜３３を形成する。
次いで同図（Ｃ）に示すように第２絶縁膜３３の所定領
域をパターンニングして接続窓（ｖｉａ ｈｏｌｅ）３
４を形成し、次にＣＶＤ法にて該接続窓３４を含む第２
絶縁膜上にｎ＋型ポリシリコン層を形成した後、接続窓
３４内に充填されたｎ＋型ポリシリコン３５を残して他
を全てエツチングすることにより除去し、次にｎ＋型ポ
リシリコン３５の表面にたとえば熱酸化法にて二酸化シ
リコン膜３６を形成し、次に再びＣＶＤ法にて所定厚の
ポリシリコン層を被着して前述したと同様にＣ’ＷＡｒ
レーザビームの照射によって該ポリシリコン層を単結晶
化し同時にＰ型の半導体単結晶層３７を形成する。
域をパターンニングして接続窓（ｖｉａ ｈｏｌｅ）３
４を形成し、次にＣＶＤ法にて該接続窓３４を含む第２
絶縁膜上にｎ＋型ポリシリコン層を形成した後、接続窓
３４内に充填されたｎ＋型ポリシリコン３５を残して他
を全てエツチングすることにより除去し、次にｎ＋型ポ
リシリコン３５の表面にたとえば熱酸化法にて二酸化シ
リコン膜３６を形成し、次に再びＣＶＤ法にて所定厚の
ポリシリコン層を被着して前述したと同様にＣ’ＷＡｒ
レーザビームの照射によって該ポリシリコン層を単結晶
化し同時にＰ型の半導体単結晶層３７を形成する。
このようにするとｎ＋型ポリシリコン３５は二酸化シリ
コン膜３６で覆われているのでＣＷＡｒレーザビームの
照射を行なってもｎ＋型不純物がＰ型半導体単結晶層３
７中に拡散されることはない。
コン膜３６で覆われているのでＣＷＡｒレーザビームの
照射を行なってもｎ＋型不純物がＰ型半導体単結晶層３
７中に拡散されることはない。
型ポリシリコン３５上の二酸化シリコン膜８６及びＰ型
車結晶層の一部を選択的にエツチングして除去；〜てｎ
＋型ポリシリコン８８を充填した後、前記Ｐ型半導体単
結晶層３７をＬＯＣＯ３法によって選択酸化して局部的
な厚い酸化膜８９によって素子分離を行なう。次いで該
半導体単結晶層８７に通常の拡散プロセス技術を用いて
ｎ＋層のソース４０． ドレイン４１（ビット線に接
続）及びゲート酸化膜４２を介して伝送ゲート電極４３
（ワード線に接続）を形成してＭＯＳ）ランジヌタ素子
を形成する。一方ソース４０は接続窓８４？：介して導
電体層３２に導通され、該導電体層８２（キャパシター
電極）は半導体基板８０との間に介在する絶縁膜８１中
に電荷蓄積層とからなるキャパシター素子を形成し、本
発明によるｌトランジスタメモリセｔＶ’ｆｃ構成する
。かかるように構成された本発明による■トランジスタ
・ｌキャパシタ型ＤＲＡＭ半導体装置はＭＯＳ ）ラン
ジスタ直下に二つの対向する導電体、即ち導電体層３２
と半導体基板３０との間の絶縁膜３１を介在せしめたキ
ャパシタ素子に形成されるので埋込キャパシタ型（第３
図）のＰＮ接合によるキャパシタの問題であるＰＮ接合
によるリーク電流の増加、及びソフトエラーに弱い欠点
を解消することができる。又第５図に示すごとく本発明
の製造方法を用いて半導体基板上に導電体層３２．接続
窓８４．ソース４０、伝送ゲート電極４８に、それぞれ
対応する導電体層３２′、接続窓３４′、ソー７４０′
、伝送ゲート電極４８′を同時に形成し、ドレイン４１
を共通ヒツト線とすれば２つのトランジスタメモリ七ル
が並列配置され、より高集積化が可能となる。
車結晶層の一部を選択的にエツチングして除去；〜てｎ
＋型ポリシリコン８８を充填した後、前記Ｐ型半導体単
結晶層３７をＬＯＣＯ３法によって選択酸化して局部的
な厚い酸化膜８９によって素子分離を行なう。次いで該
半導体単結晶層８７に通常の拡散プロセス技術を用いて
ｎ＋層のソース４０． ドレイン４１（ビット線に接
続）及びゲート酸化膜４２を介して伝送ゲート電極４３
（ワード線に接続）を形成してＭＯＳ）ランジヌタ素子
を形成する。一方ソース４０は接続窓８４？：介して導
電体層３２に導通され、該導電体層８２（キャパシター
電極）は半導体基板８０との間に介在する絶縁膜８１中
に電荷蓄積層とからなるキャパシター素子を形成し、本
発明によるｌトランジスタメモリセｔＶ’ｆｃ構成する
。かかるように構成された本発明による■トランジスタ
・ｌキャパシタ型ＤＲＡＭ半導体装置はＭＯＳ ）ラン
ジスタ直下に二つの対向する導電体、即ち導電体層３２
と半導体基板３０との間の絶縁膜３１を介在せしめたキ
ャパシタ素子に形成されるので埋込キャパシタ型（第３
図）のＰＮ接合によるキャパシタの問題であるＰＮ接合
によるリーク電流の増加、及びソフトエラーに弱い欠点
を解消することができる。又第５図に示すごとく本発明
の製造方法を用いて半導体基板上に導電体層３２．接続
窓８４．ソース４０、伝送ゲート電極４８に、それぞれ
対応する導電体層３２′、接続窓３４′、ソー７４０′
、伝送ゲート電極４８′を同時に形成し、ドレイン４１
を共通ヒツト線とすれば２つのトランジスタメモリ七ル
が並列配置され、より高集積化が可能となる。
＠；）発明の詳細
な説明したように本発明の一実施例によれば半導体基板
上の絶縁膜中に電荷蓄積層と電極とを設けてキャパシタ
を構成し、該キャパシタの直上に該電極を介して該キャ
パシタと接続されたＭＯＳトランジスタを設ける積層構
造によって高集積化可能で凹凸が小さく、かつソフトエ
ラーに強い半タメモリの高集積化１品質向上に大きな効
果がある。尚本実施例は本発明の一例としてあげたもの
であり、本発明の範囲を制限するものではない。
上の絶縁膜中に電荷蓄積層と電極とを設けてキャパシタ
を構成し、該キャパシタの直上に該電極を介して該キャ
パシタと接続されたＭＯＳトランジスタを設ける積層構
造によって高集積化可能で凹凸が小さく、かつソフトエ
ラーに強い半タメモリの高集積化１品質向上に大きな効
果がある。尚本実施例は本発明の一例としてあげたもの
であり、本発明の範囲を制限するものではない。
第１図、第２図、及び第３図はそれぞれ従来のｌＭＯＳ
キャパシタ型、 ｙ、 タックＹ （Ｓｔａｃｋｅｄ）
キャパシタ型、及び埋込キャパシタ型の１トランジス
タメモリの要部概略構成図、第４図は本発明の一実施例
を製造工程に従って示す要部断面図、第５図は他の実施
例を示す要部断面図である。 図において、３０は半導体基板、８１は第１の絶縁膜、
３２は導電体層、３３は第２の絶縁膜、８４は接続窓、
３７は半導体単結晶層、４０はソース、４１はドレイン
、４２はゲート酸化膜、４３は伝送ゲート電極を示す。 第１図 第２図 第４図 （０） （ｂ） （Ｃ）
キャパシタ型、 ｙ、 タックＹ （Ｓｔａｃｋｅｄ）
キャパシタ型、及び埋込キャパシタ型の１トランジス
タメモリの要部概略構成図、第４図は本発明の一実施例
を製造工程に従って示す要部断面図、第５図は他の実施
例を示す要部断面図である。 図において、３０は半導体基板、８１は第１の絶縁膜、
３２は導電体層、３３は第２の絶縁膜、８４は接続窓、
３７は半導体単結晶層、４０はソース、４１はドレイン
、４２はゲート酸化膜、４３は伝送ゲート電極を示す。 第１図 第２図 第４図 （０） （ｂ） （Ｃ）
Claims (2)
- （１） 半導体基板上の絶縁膜中に電荷蓄積層と電極
とを設けてキャパシタを構成し、該キャパシタの直」二
に該電極を介して該キャパシタと接続された半導体電荷
移送素子が設けられたことを特徴とする半導体装置。 - （２）半導体基板上に第１の絶縁膜を形成ｉ〜、該絶縁
膜上に導電体を被着しパターンニングする工程と、次い
で該導電体上に第２の絶縁膜を形成して該絶縁膜をパタ
ーンニングする工程と、その上面に半導体単結晶層を形
成して半導体電荷移送素子を形成する工程とが含まれて
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005084A JPS59129461A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005084A JPS59129461A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129461A true JPS59129461A (ja) | 1984-07-25 |
| JPH0480540B2 JPH0480540B2 (ja) | 1992-12-18 |
Family
ID=11601518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005084A Granted JPS59129461A (ja) | 1983-01-13 | 1983-01-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236261A (ja) * | 1984-04-25 | 1985-11-25 | シーメンス、アクチエンゲゼルシヤフト | １トランジスタ・メモリセルとその製造方法 |
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519820A (en) * | 1978-07-27 | 1980-02-12 | Nec Corp | Semiconductor device |
| JPS5687359A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Manufacture of one transistor type memory cell |
| JPS58212160A (ja) * | 1982-06-02 | 1983-12-09 | Toshiba Corp | 半導体記憶装置 |
| JPS59110154A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
-
1983
- 1983-01-13 JP JP58005084A patent/JPS59129461A/ja active Granted
Patent Citations (4)
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| JPS60236261A (ja) * | 1984-04-25 | 1985-11-25 | シーメンス、アクチエンゲゼルシヤフト | １トランジスタ・メモリセルとその製造方法 |
| EP0168528A2 (de) * | 1984-04-25 | 1986-01-22 | Siemens Aktiengesellschaft | Ein-Transistor-Speicherzelle für hochintegrierte dynamische Halbleiterspeicher und Verfahren zu ihrer Herstellung |
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480540B2 (ja) | 1992-12-18 |
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