JP3390589B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＤＲＡＭ等
に用いられるキャパシタにおいて、特に容量確保のため
に下部電極をひさし構造としたキャパシタを有する半導
体記憶装置の製造方法に関するものである。 【０００２】 【従来の技術】従来より、主として用いられているＤＲ
ＡＭは１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積または検出を行ない、メモリセルに対する情報
の書き込みまたは読み出しを行なうものである。 【０００３】メモリセルのキャパシタとしては、半導体
基板およびゲート電極の上方に絶縁膜を挟む一対の電極
を積層したスタック構造のキャパシタ（以下、スタック
トキャパシタと称する）が多用されるが、このスタック
トキャパシタにおいては、キャパシタ容量をさらに大き
くするために下部電極の表面と側面に加えて裏面部分ま
でもキャパシタ面積として利用するひさし構造（以下、
フィン構造と称する）のキャパシタが知られている。 【０００４】そこで、フィン構造のキャパシタ（以下、
フィンキャパシタと称する）を用いたＤＲＡＭメモリセ
ルの従来の製造方法の一例を図３を用いて説明する。ま
ず、図３（ａ）に示すように、半導体基板１の表面にゲ
ート酸化膜２およびゲート電極３を形成する。つぎに、
ゲート酸化膜２上にレジストを塗布し、フォトリソグラ
フィー技術により素子活性領域上を除く領域にレジスト
膜４を形成する。ついで、半導体基板１とは逆導電型の
不純物を素子活性領域にイオン注入してソース・ドレイ
ン領域５ａ、５ｂを形成する。すると、これらゲート電
極３、ソース・ドレイン領域５ａ、５ｂによりアクセス
トランジスタとしてのＭＯＳトランジスタ６が形成され
る。 【０００５】つぎに、図３（ｂ）に示すように、レジス
ト膜４を除去した後、酸化膜７、窒化膜８、酸化膜９を
３層に形成し、ゲート酸化膜２および前記３層膜７、
８、９にソース・ドレイン領域５ａ、５ｂに通じるコン
タクトホール１０、１０を形成する。つぎに、コンタク
トホール１０を通じてドレイン領域５ｂと接続するよう
に導電型多結晶珪素膜１１を形成し、これをパターニン
グする。 【０００６】つぎに、図３（ｃ）に示すように、前記３
層膜７、８、９のうち上層の酸化膜９のみを選択的に除
去することにより導電型多結晶珪素膜１１からなるフィ
ン構造の下部電極１２を形成する。そして、図３（ｄ）
に示すように、この下部電極１２上に窒化珪素膜からな
るキャパシタ絶縁膜１３を形成した後、キャパシタ絶縁
膜１３上に導電型多結晶珪素膜からなる上部電極１４を
形成する。このようにして、これら上部電極１４、キャ
パシタ絶縁膜１３、下部電極１２によりフィンキャパシ
タ１５が形成される。そして、上述のＭＯＳトランジス
タ６とこのフィンキャパシタ１５によりＤＲＡＭメモリ
セル１６が構成される。 【０００７】また、他の製造方法の例が特開平５−１８
３１２３号公報に開示されている。この例では、キャパ
シタの下部電極をフィン構造とするために、多結晶シリ
コン層を堆積する工程と、多結晶シリコン層に不純物を
イオン注入することによって高不純物濃度層を形成する
工程を複数回繰り返し行ない、ついで、レジストマスク
を用いて積層された多結晶シリコン層に異方性エッチン
グを施してこれを一旦垂直に切った後、不純物が導入さ
れていない層よりも高不純物濃度層の方が速くエッチン
グされるような条件下でサイドエッチングを行なうこと
によって、多層フィン構造のキャパシタを形成するもの
である。 【０００８】 【発明が解決しようとする課題】しかしながら、図３に
示した従来のＤＲＡＭメモリセルの製造方法において
は、フィン構造の下部電極１２を形成するにあたり下部
電極１２のひさしの下方に酸化膜７、窒化膜８、酸化膜
９の３層膜を設ける必要があり、この３層膜をそれぞれ
形成する工程、および上層の酸化膜９のみを選択的に除
去する工程が必要となり、工程数が多くかかるという問
題点があった。 【０００９】また、特開平５−１８３１２３号公報記載
の製造方法においては、多結晶シリコン層の堆積工程と
多結晶シリコン層へのイオン注入工程を交互に複数回繰
り返し行なわなければならない。さらに、この多結晶シ
リコン層をフィン構造の形態にエッチングする工程で
は、多結晶シリコン層に対して垂直に異方性エッチング
を行なう工程と高不純物濃度層の方が速くエッチングさ
れるようにエッチング条件を変えてサイドエッチングを
行なう工程を２段階で行なっている。したがって、この
製造方法においても上記の方法と同様、工程数が多くか
かり、生産性の低下や製造コストの高騰といった問題点
があった。 【００１０】本発明は、上記の課題を解決するためにな
されたものであって、少ない工程数でフィンキャパシタ
を有する半導体記憶装置を製造することのできる方法を
提供することを目的とする。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体記憶装置の製造方法は、
半導体基板上にゲート酸化膜を介して形成されたゲート
電極、およびソース・ドレイン領域からなるＭＯＳトラ
ンジスタを形成する第１の工程と、半導体基板の全面に
わたって層間絶縁膜を形成する第２の工程と、層間絶縁
膜上にＳＯＧ膜を形成する第３の工程と、ＳＯＧ膜、層
間絶縁膜、ゲート酸化膜を選択的に除去することにより
ソース・ドレイン領域上にコンタクトホールを形成する
第４の工程と、半導体基板の全面にわたって導電型多結
晶半導体膜を形成する第５の工程と、レジストマスクを
利用して導電型多結晶半導体膜を選択的に除去すること
によりコンタクトホールからＳＯＧ膜の上面にわたるキ
ャパシタ下部電極を形成する第６の工程と、層間絶縁膜
に対してＳＯＧ膜のエッチング速度が大きい性質を有す
る洗浄液を用いて後の工程におけるキャパシタ絶縁膜形
成のための前洗浄を行うのと同時に、ＳＯＧ膜を除去す
ることによりキャパシタ下部電極にひさし構造を付与す
る第７の工程と、キャパシタ下部電極上にキャパシタ絶
縁膜を形成する第８の工程と、キャパシタ下部電極上に
キャパシタ絶縁膜を介してキャパシタ上部電極を形成す
る第９の工程とを有することを特徴とするものである。 【００１２】 【００１３】すなわち、本発明の半導体記憶装置の製造
方法は、第２の工程で形成する層間絶縁膜と第３の工程
で形成するＳＯＧ膜のエッチング速度に顕著な違いがあ
ることを利用して、ＳＯＧ膜のみを選択的に除去すると
いうものである。また、キャパシタ絶縁膜形成のための
前洗浄工程に上記の性質を有する洗浄液を用いることに
より、前洗浄工程がＳＯＧ膜の選択的除去工程を兼ねる
ことができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態の一例
を図１および図２を参照して説明する。図１および図２
は本実施の形態のＤＲＡＭメモリセル（半導体記憶装
置）の製造方法を手順を追って示すプロセス・フロー図
である。 【００１５】まず、図１（ａ）に示すように、ウェハと
して例えばＰ型半導体基板１９（半導体基板）を用い、
その基板表面に熱酸化法によりゲート酸化膜２０を形成
する。つぎに、このゲート酸化膜２０上に低圧ＣＶＤ法
により導電型多結晶珪素膜を成膜した後、フォトリソグ
ラフィー法によりゲート電極２１としてパターニングす
る。 【００１６】その後、ゲート酸化膜２０上にレジストを
塗布した後、フォトリソグラフィー法により素子活性領
域上のレジスト膜を選択的に除去し、それ以外の領域に
レジスト膜２２を形成する。そして、基板１９とは逆導
電型の不純物であるＮ型不純物をイオン注入することに
よりＮ型ソース・ドレイン領域２３ａ、２３ｂを形成
し、その後、レジスト膜２２を除去する。このようにし
て、これらゲート電極２１、Ｎ型ソース・ドレイン領域
２３ａ、２３ｂによりアクセストランジスタとしてのＭ
ＯＳトランジスタ２４が形成される（第１の工程）。 【００１７】つぎに、図１（ｂ）に示すように、ウェハ
全面に膜厚２５０ｎｍの二酸化珪素膜を低圧ＣＶＤ法に
より成膜し、層間絶縁膜２５を形成する（第２の工
程）。ついで、ウェハ全面に膜厚４００ｎｍのＳＯＧ膜
２６を形成する（第３の工程）。その後、ＳＯＧ膜２６
上にレジストを塗布し、フォトリソグラフィー法により
Ｎ型ソース・ドレイン領域２３ａ、２３ｂ上のレジスト
膜を選択的に除去して、それ以外の領域にレジスト膜２
７を形成する。 【００１８】そして、図１（ｃ）に示すように、層間絶
縁膜２５、ＳＯＧ膜２６、およびゲート酸化膜２０を一
括してエッチングすることにより、Ｎ型ソース・ドレイ
ン領域２３ａ、２３ｂに通じるコンタクトホール２８
ａ、２８ｂを形成する（第４の工程）。つぎに、ウェハ
全面に膜厚１５０ｎｍの導電型多結晶珪素膜（導電型多
結晶半導体膜）を成膜し（第５の工程）、これをフォト
リソグラフィー法、エッチング法によりコンタクトホー
ル２８ｂからＳＯＧ膜２６の上面にわたるキャパシタ下
部電極２９として加工する（第６の工程）。 【００１９】つぎに、図１（ｄ）に示すように、次工程
のキャパシタ絶縁膜形成となる窒化珪素膜の成膜前の前
洗浄工程を利用してＳＯＧ膜２６のみを選択的に除去す
る（第７の工程）。すなわち、前洗浄工程の洗浄液とし
て NH4OH:H2O2:H2O=1:1:15（ＳＣ１洗浄液）を用いた洗
浄を行なうと、エッチング選択比が約３０程度、すなわ
ち層間絶縁膜２５のエッチング速度を１としたときのＳ
ＯＧ膜２６のエッチング速度が約３０程度と非常に大き
いため、層間絶縁膜２５の膜減りがほとんど無い状態で
ＳＯＧ膜２６がエッチングされる。これにより、層間絶
縁膜２５を残したままでＳＯＧ膜２６のみを除去するこ
とができ、キャパシタ下部電極２９をひさし構造とする
ことができる。 【００２０】そして、図２（ｅ）に示すように、ウェハ
全面にキャパシタ絶縁膜となる膜厚８ｎｍの窒化珪素膜
３０を低圧ＣＶＤ法により成膜する（第８の工程）。そ
して、この工程の後、周知の方法に従って窒化珪素膜３
０の表面状態を改善するために熱酸化を行なう。つぎ
に、ウェハ全面に低圧ＣＶＤ法により膜厚１００ｎｍの
導電型多結晶珪素膜３１を成膜する。さらに、図２
（ｆ）に示すように、フォトリソグラフィー法により導
電型多結晶珪素膜３１をキャパシタ上部電極３２とし
て、窒化珪素膜３０をキャパシタ絶縁膜３３として加工
する（第９の工程）。このようにして、上部電極３２、
絶縁膜３３、下部電極２９からなるフィンキャパシタ３
４が形成される。 【００２１】以降、図示は省略するが、周知のプロセス
により層間酸化膜の形成、コンタクトホールの形成、ビ
ット線の形成等を順次行なうことにより、上記ＭＯＳト
ランジスタ２４とフィンキャパシタ３４からなる本実施
の形態のＤＲＡＭメモリセル３５が完成する。 【００２２】このように、本実施の形態のＤＲＡＭメモ
リセルの製造方法によれば、層間絶縁膜２５（二酸化珪
素膜）とＳＯＧ膜２６のエッチング速度に大きな違いが
あることを利用してＳＯＧ膜２６のみを選択的に除去
し、キャパシタ下部電極２９をひさし構造とすることが
できる。そして、その際には、キャパシタ絶縁膜形成の
前洗浄工程の洗浄液としてＳＣ１洗浄液を用いれば、Ｓ
ＯＧ膜２６を除去するための工程を特別に設けなくて
も、ＳＯＧ膜２６の除去と前洗浄を同時に行なうことが
できる。したがって、従来の製造方法のようにフィンキ
ャパシタ形成のために工程数が増えないため、生産性の
低下や製造コストの高騰といった問題が生じることな
く、充分なキャパシタ容量を持ち、メモリセルに対する
情報の書き込みおよび読み出しが安定して行なえるＤＲ
ＡＭを提供することができる。 【００２３】また、一般にＳＯＧ膜は二酸化珪素膜等に
比べて平坦性に優れ、配線層を形成する際等に下地の平
坦化のために用いられる膜であるが、本製造方法ではこ
のＳＯＧ膜２６を用いることにより、キャパシタ下部電
極形成工程でレジスト膜をパターニングする際に下地が
ＳＯＧ膜によって平坦化されるので、フォトリソグラフ
ィー法におけるフォーカスマージンが大きくなり、従来
以上に微細加工が容易に行なえる、といった利点を得る
こともできる。 【００２４】なお、本実施の形態においては、キャパシ
タ絶縁膜形成の前洗浄工程を利用してＳＯＧ膜２６の選
択的除去を行なうようにしたが、この方法に代えて、キ
ャパシタ下部電極形成工程におけるパターニング時に用
いたレジスト膜の除去にＳＣ１液を用いることによって
も、本実施の形態と同様、レジスト膜の除去とＳＯＧ膜
の選択的除去を一括して行なうことができる。したがっ
て、この場合も従来に比べて工程数を増やすことなく、
フィンキャパシタを形成することができる。 【００２５】また、本実施の形態では、ＳＯＧ膜２６下
の層間絶縁膜２５として二酸化珪素膜を用いたが、二酸
化珪素膜以外にも一定の洗浄液の下でＳＯＧ膜のエッチ
ング選択比が大きくなるような下地膜を用いることがで
きる。また、キャパシタ電極に用いる多結晶半導体膜と
して多結晶珪素膜を用いたが、これに限ることなく、例
えばゲルマニウム等の他の半導体材料を用いることもで
きる。さらに、各工程の具体的な処理方法、条件等につ
いては、従来一般のものを適用することができる。 【００２６】 【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置の製造方法によれば、層間絶縁膜とＳＯ
Ｇ膜のエッチング速度差を利用してＳＯＧ膜のみを選択
的に除去し、キャパシタ下部電極がひさし構造となった
フィンキャパシタを形成することができる。特に、キャ
パシタ絶縁膜形成の前洗浄工程の洗浄液としてＳＯＧ膜
に対する選択比の大きな液を用いれば、ＳＯＧ膜除去工
程を特別に設けなくても、前洗浄を行うのと同時にＳＯ
Ｇ膜を除去することができる。したがって、従来のよう
に、フィンキャパシタ形成のために工程数が増えないた
め、生産性低下や製造コスト高騰といった問題が生じる
ことなく、半導体記憶装置を製造することができる。 【００２７】また、キャパシタ下部電極形成時にレジス
ト膜の下地がＳＯＧ膜により平坦化され、フォトリソグ
ラフィー法のフォーカスマージンが大きくなるため、よ
り微細加工に適した製造方法とすることができる。
に用いられるキャパシタにおいて、特に容量確保のため
に下部電極をひさし構造としたキャパシタを有する半導
体記憶装置の製造方法に関するものである。 【０００２】 【従来の技術】従来より、主として用いられているＤＲ
ＡＭは１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積または検出を行ない、メモリセルに対する情報
の書き込みまたは読み出しを行なうものである。 【０００３】メモリセルのキャパシタとしては、半導体
基板およびゲート電極の上方に絶縁膜を挟む一対の電極
を積層したスタック構造のキャパシタ（以下、スタック
トキャパシタと称する）が多用されるが、このスタック
トキャパシタにおいては、キャパシタ容量をさらに大き
くするために下部電極の表面と側面に加えて裏面部分ま
でもキャパシタ面積として利用するひさし構造（以下、
フィン構造と称する）のキャパシタが知られている。 【０００４】そこで、フィン構造のキャパシタ（以下、
フィンキャパシタと称する）を用いたＤＲＡＭメモリセ
ルの従来の製造方法の一例を図３を用いて説明する。ま
ず、図３（ａ）に示すように、半導体基板１の表面にゲ
ート酸化膜２およびゲート電極３を形成する。つぎに、
ゲート酸化膜２上にレジストを塗布し、フォトリソグラ
フィー技術により素子活性領域上を除く領域にレジスト
膜４を形成する。ついで、半導体基板１とは逆導電型の
不純物を素子活性領域にイオン注入してソース・ドレイ
ン領域５ａ、５ｂを形成する。すると、これらゲート電
極３、ソース・ドレイン領域５ａ、５ｂによりアクセス
トランジスタとしてのＭＯＳトランジスタ６が形成され
る。 【０００５】つぎに、図３（ｂ）に示すように、レジス
ト膜４を除去した後、酸化膜７、窒化膜８、酸化膜９を
３層に形成し、ゲート酸化膜２および前記３層膜７、
８、９にソース・ドレイン領域５ａ、５ｂに通じるコン
タクトホール１０、１０を形成する。つぎに、コンタク
トホール１０を通じてドレイン領域５ｂと接続するよう
に導電型多結晶珪素膜１１を形成し、これをパターニン
グする。 【０００６】つぎに、図３（ｃ）に示すように、前記３
層膜７、８、９のうち上層の酸化膜９のみを選択的に除
去することにより導電型多結晶珪素膜１１からなるフィ
ン構造の下部電極１２を形成する。そして、図３（ｄ）
に示すように、この下部電極１２上に窒化珪素膜からな
るキャパシタ絶縁膜１３を形成した後、キャパシタ絶縁
膜１３上に導電型多結晶珪素膜からなる上部電極１４を
形成する。このようにして、これら上部電極１４、キャ
パシタ絶縁膜１３、下部電極１２によりフィンキャパシ
タ１５が形成される。そして、上述のＭＯＳトランジス
タ６とこのフィンキャパシタ１５によりＤＲＡＭメモリ
セル１６が構成される。 【０００７】また、他の製造方法の例が特開平５−１８
３１２３号公報に開示されている。この例では、キャパ
シタの下部電極をフィン構造とするために、多結晶シリ
コン層を堆積する工程と、多結晶シリコン層に不純物を
イオン注入することによって高不純物濃度層を形成する
工程を複数回繰り返し行ない、ついで、レジストマスク
を用いて積層された多結晶シリコン層に異方性エッチン
グを施してこれを一旦垂直に切った後、不純物が導入さ
れていない層よりも高不純物濃度層の方が速くエッチン
グされるような条件下でサイドエッチングを行なうこと
によって、多層フィン構造のキャパシタを形成するもの
である。 【０００８】 【発明が解決しようとする課題】しかしながら、図３に
示した従来のＤＲＡＭメモリセルの製造方法において
は、フィン構造の下部電極１２を形成するにあたり下部
電極１２のひさしの下方に酸化膜７、窒化膜８、酸化膜
９の３層膜を設ける必要があり、この３層膜をそれぞれ
形成する工程、および上層の酸化膜９のみを選択的に除
去する工程が必要となり、工程数が多くかかるという問
題点があった。 【０００９】また、特開平５−１８３１２３号公報記載
の製造方法においては、多結晶シリコン層の堆積工程と
多結晶シリコン層へのイオン注入工程を交互に複数回繰
り返し行なわなければならない。さらに、この多結晶シ
リコン層をフィン構造の形態にエッチングする工程で
は、多結晶シリコン層に対して垂直に異方性エッチング
を行なう工程と高不純物濃度層の方が速くエッチングさ
れるようにエッチング条件を変えてサイドエッチングを
行なう工程を２段階で行なっている。したがって、この
製造方法においても上記の方法と同様、工程数が多くか
かり、生産性の低下や製造コストの高騰といった問題点
があった。 【００１０】本発明は、上記の課題を解決するためにな
されたものであって、少ない工程数でフィンキャパシタ
を有する半導体記憶装置を製造することのできる方法を
提供することを目的とする。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体記憶装置の製造方法は、
半導体基板上にゲート酸化膜を介して形成されたゲート
電極、およびソース・ドレイン領域からなるＭＯＳトラ
ンジスタを形成する第１の工程と、半導体基板の全面に
わたって層間絶縁膜を形成する第２の工程と、層間絶縁
膜上にＳＯＧ膜を形成する第３の工程と、ＳＯＧ膜、層
間絶縁膜、ゲート酸化膜を選択的に除去することにより
ソース・ドレイン領域上にコンタクトホールを形成する
第４の工程と、半導体基板の全面にわたって導電型多結
晶半導体膜を形成する第５の工程と、レジストマスクを
利用して導電型多結晶半導体膜を選択的に除去すること
によりコンタクトホールからＳＯＧ膜の上面にわたるキ
ャパシタ下部電極を形成する第６の工程と、層間絶縁膜
に対してＳＯＧ膜のエッチング速度が大きい性質を有す
る洗浄液を用いて後の工程におけるキャパシタ絶縁膜形
成のための前洗浄を行うのと同時に、ＳＯＧ膜を除去す
ることによりキャパシタ下部電極にひさし構造を付与す
る第７の工程と、キャパシタ下部電極上にキャパシタ絶
縁膜を形成する第８の工程と、キャパシタ下部電極上に
キャパシタ絶縁膜を介してキャパシタ上部電極を形成す
る第９の工程とを有することを特徴とするものである。 【００１２】 【００１３】すなわち、本発明の半導体記憶装置の製造
方法は、第２の工程で形成する層間絶縁膜と第３の工程
で形成するＳＯＧ膜のエッチング速度に顕著な違いがあ
ることを利用して、ＳＯＧ膜のみを選択的に除去すると
いうものである。また、キャパシタ絶縁膜形成のための
前洗浄工程に上記の性質を有する洗浄液を用いることに
より、前洗浄工程がＳＯＧ膜の選択的除去工程を兼ねる
ことができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態の一例
を図１および図２を参照して説明する。図１および図２
は本実施の形態のＤＲＡＭメモリセル（半導体記憶装
置）の製造方法を手順を追って示すプロセス・フロー図
である。 【００１５】まず、図１（ａ）に示すように、ウェハと
して例えばＰ型半導体基板１９（半導体基板）を用い、
その基板表面に熱酸化法によりゲート酸化膜２０を形成
する。つぎに、このゲート酸化膜２０上に低圧ＣＶＤ法
により導電型多結晶珪素膜を成膜した後、フォトリソグ
ラフィー法によりゲート電極２１としてパターニングす
る。 【００１６】その後、ゲート酸化膜２０上にレジストを
塗布した後、フォトリソグラフィー法により素子活性領
域上のレジスト膜を選択的に除去し、それ以外の領域に
レジスト膜２２を形成する。そして、基板１９とは逆導
電型の不純物であるＮ型不純物をイオン注入することに
よりＮ型ソース・ドレイン領域２３ａ、２３ｂを形成
し、その後、レジスト膜２２を除去する。このようにし
て、これらゲート電極２１、Ｎ型ソース・ドレイン領域
２３ａ、２３ｂによりアクセストランジスタとしてのＭ
ＯＳトランジスタ２４が形成される（第１の工程）。 【００１７】つぎに、図１（ｂ）に示すように、ウェハ
全面に膜厚２５０ｎｍの二酸化珪素膜を低圧ＣＶＤ法に
より成膜し、層間絶縁膜２５を形成する（第２の工
程）。ついで、ウェハ全面に膜厚４００ｎｍのＳＯＧ膜
２６を形成する（第３の工程）。その後、ＳＯＧ膜２６
上にレジストを塗布し、フォトリソグラフィー法により
Ｎ型ソース・ドレイン領域２３ａ、２３ｂ上のレジスト
膜を選択的に除去して、それ以外の領域にレジスト膜２
７を形成する。 【００１８】そして、図１（ｃ）に示すように、層間絶
縁膜２５、ＳＯＧ膜２６、およびゲート酸化膜２０を一
括してエッチングすることにより、Ｎ型ソース・ドレイ
ン領域２３ａ、２３ｂに通じるコンタクトホール２８
ａ、２８ｂを形成する（第４の工程）。つぎに、ウェハ
全面に膜厚１５０ｎｍの導電型多結晶珪素膜（導電型多
結晶半導体膜）を成膜し（第５の工程）、これをフォト
リソグラフィー法、エッチング法によりコンタクトホー
ル２８ｂからＳＯＧ膜２６の上面にわたるキャパシタ下
部電極２９として加工する（第６の工程）。 【００１９】つぎに、図１（ｄ）に示すように、次工程
のキャパシタ絶縁膜形成となる窒化珪素膜の成膜前の前
洗浄工程を利用してＳＯＧ膜２６のみを選択的に除去す
る（第７の工程）。すなわち、前洗浄工程の洗浄液とし
て NH4OH:H2O2:H2O=1:1:15（ＳＣ１洗浄液）を用いた洗
浄を行なうと、エッチング選択比が約３０程度、すなわ
ち層間絶縁膜２５のエッチング速度を１としたときのＳ
ＯＧ膜２６のエッチング速度が約３０程度と非常に大き
いため、層間絶縁膜２５の膜減りがほとんど無い状態で
ＳＯＧ膜２６がエッチングされる。これにより、層間絶
縁膜２５を残したままでＳＯＧ膜２６のみを除去するこ
とができ、キャパシタ下部電極２９をひさし構造とする
ことができる。 【００２０】そして、図２（ｅ）に示すように、ウェハ
全面にキャパシタ絶縁膜となる膜厚８ｎｍの窒化珪素膜
３０を低圧ＣＶＤ法により成膜する（第８の工程）。そ
して、この工程の後、周知の方法に従って窒化珪素膜３
０の表面状態を改善するために熱酸化を行なう。つぎ
に、ウェハ全面に低圧ＣＶＤ法により膜厚１００ｎｍの
導電型多結晶珪素膜３１を成膜する。さらに、図２
（ｆ）に示すように、フォトリソグラフィー法により導
電型多結晶珪素膜３１をキャパシタ上部電極３２とし
て、窒化珪素膜３０をキャパシタ絶縁膜３３として加工
する（第９の工程）。このようにして、上部電極３２、
絶縁膜３３、下部電極２９からなるフィンキャパシタ３
４が形成される。 【００２１】以降、図示は省略するが、周知のプロセス
により層間酸化膜の形成、コンタクトホールの形成、ビ
ット線の形成等を順次行なうことにより、上記ＭＯＳト
ランジスタ２４とフィンキャパシタ３４からなる本実施
の形態のＤＲＡＭメモリセル３５が完成する。 【００２２】このように、本実施の形態のＤＲＡＭメモ
リセルの製造方法によれば、層間絶縁膜２５（二酸化珪
素膜）とＳＯＧ膜２６のエッチング速度に大きな違いが
あることを利用してＳＯＧ膜２６のみを選択的に除去
し、キャパシタ下部電極２９をひさし構造とすることが
できる。そして、その際には、キャパシタ絶縁膜形成の
前洗浄工程の洗浄液としてＳＣ１洗浄液を用いれば、Ｓ
ＯＧ膜２６を除去するための工程を特別に設けなくて
も、ＳＯＧ膜２６の除去と前洗浄を同時に行なうことが
できる。したがって、従来の製造方法のようにフィンキ
ャパシタ形成のために工程数が増えないため、生産性の
低下や製造コストの高騰といった問題が生じることな
く、充分なキャパシタ容量を持ち、メモリセルに対する
情報の書き込みおよび読み出しが安定して行なえるＤＲ
ＡＭを提供することができる。 【００２３】また、一般にＳＯＧ膜は二酸化珪素膜等に
比べて平坦性に優れ、配線層を形成する際等に下地の平
坦化のために用いられる膜であるが、本製造方法ではこ
のＳＯＧ膜２６を用いることにより、キャパシタ下部電
極形成工程でレジスト膜をパターニングする際に下地が
ＳＯＧ膜によって平坦化されるので、フォトリソグラフ
ィー法におけるフォーカスマージンが大きくなり、従来
以上に微細加工が容易に行なえる、といった利点を得る
こともできる。 【００２４】なお、本実施の形態においては、キャパシ
タ絶縁膜形成の前洗浄工程を利用してＳＯＧ膜２６の選
択的除去を行なうようにしたが、この方法に代えて、キ
ャパシタ下部電極形成工程におけるパターニング時に用
いたレジスト膜の除去にＳＣ１液を用いることによって
も、本実施の形態と同様、レジスト膜の除去とＳＯＧ膜
の選択的除去を一括して行なうことができる。したがっ
て、この場合も従来に比べて工程数を増やすことなく、
フィンキャパシタを形成することができる。 【００２５】また、本実施の形態では、ＳＯＧ膜２６下
の層間絶縁膜２５として二酸化珪素膜を用いたが、二酸
化珪素膜以外にも一定の洗浄液の下でＳＯＧ膜のエッチ
ング選択比が大きくなるような下地膜を用いることがで
きる。また、キャパシタ電極に用いる多結晶半導体膜と
して多結晶珪素膜を用いたが、これに限ることなく、例
えばゲルマニウム等の他の半導体材料を用いることもで
きる。さらに、各工程の具体的な処理方法、条件等につ
いては、従来一般のものを適用することができる。 【００２６】 【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置の製造方法によれば、層間絶縁膜とＳＯ
Ｇ膜のエッチング速度差を利用してＳＯＧ膜のみを選択
的に除去し、キャパシタ下部電極がひさし構造となった
フィンキャパシタを形成することができる。特に、キャ
パシタ絶縁膜形成の前洗浄工程の洗浄液としてＳＯＧ膜
に対する選択比の大きな液を用いれば、ＳＯＧ膜除去工
程を特別に設けなくても、前洗浄を行うのと同時にＳＯ
Ｇ膜を除去することができる。したがって、従来のよう
に、フィンキャパシタ形成のために工程数が増えないた
め、生産性低下や製造コスト高騰といった問題が生じる
ことなく、半導体記憶装置を製造することができる。 【００２７】また、キャパシタ下部電極形成時にレジス
ト膜の下地がＳＯＧ膜により平坦化され、フォトリソグ
ラフィー法のフォーカスマージンが大きくなるため、よ
り微細加工に適した製造方法とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭメモリセ
ルの製造方法を手順を追って示すプロセス・フロー図で
ある。 【図２】図１の続きを示すプロセス・フロー図である。 【図３】従来のＤＲＡＭメモリセルの製造方法の例を示
すプロセス・フロー図である。 【符号の説明】 １９ Ｐ型半導体基板（半導体基板） ２０ ゲート酸化膜 ２１ ゲート電極 ２２，２７ レジスト膜 ２３ａ Ｎ型ソース領域 ２３ｂ Ｎ型ドレイン領域 ２４ ＭＯＳトランジスタ ２５ 層間絶縁膜 ２６ ＳＯＧ膜 ２８ａ，２８ｂ コンタクトホール ２９ キャパシタ下部電極 ３０ 窒化珪素膜 ３１ 導電型多結晶珪素膜 ３２ キャパシタ上部電極 ３３ キャパシタ絶縁膜 ３４ フィンキャパシタ ３５ ＤＲＡＭメモリセル（半導体記憶装置）
ルの製造方法を手順を追って示すプロセス・フロー図で
ある。 【図２】図１の続きを示すプロセス・フロー図である。 【図３】従来のＤＲＡＭメモリセルの製造方法の例を示
すプロセス・フロー図である。 【符号の説明】 １９ Ｐ型半導体基板（半導体基板） ２０ ゲート酸化膜 ２１ ゲート電極 ２２，２７ レジスト膜 ２３ａ Ｎ型ソース領域 ２３ｂ Ｎ型ドレイン領域 ２４ ＭＯＳトランジスタ ２５ 層間絶縁膜 ２６ ＳＯＧ膜 ２８ａ，２８ｂ コンタクトホール ２９ キャパシタ下部電極 ３０ 窒化珪素膜 ３１ 導電型多結晶珪素膜 ３２ キャパシタ上部電極 ３３ キャパシタ絶縁膜 ３４ フィンキャパシタ ３５ ＤＲＡＭメモリセル（半導体記憶装置）
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＭＯＳトランジスタとキャパシタにより
構成されたメモリセルを有する半導体記憶装置の製造方
法において、 半導体基板上にゲート酸化膜を介して形成されたゲート
電極、およびソース・ドレイン領域からなるＭＯＳトラ
ンジスタを形成する第１の工程と、 前記半導体基板の全面にわたって層間絶縁膜を形成する
第２の工程と、 前記層間絶縁膜上にＳＯＧ膜を形成する第３の工程と、 前記ＳＯＧ膜、層間絶縁膜、およびゲート酸化膜を選択
的に除去することにより前記ソース・ドレイン領域上に
コンタクトホールを形成する第４の工程と、 前記半導体基板の全面にわたって導電型多結晶半導体膜
を形成する第５の工程と、 レジストマスクを利用して前記導電型多結晶半導体膜を
選択的に除去することにより前記コンタクトホールから
前記ＳＯＧ膜の上面にわたるキャパシタ下部電極を形成
する第６の工程と、前記層間絶縁膜に対して前記ＳＯＧ膜のエッチング速度
が大きい性質を有する洗浄液を用いて後の工程における
キャパシタ絶縁膜形成のための前洗浄を行うのと同時
に、 前記ＳＯＧ膜を除去することにより前記キャパシタ
下部電極にひさし構造を付与する第７の工程と、 前記キャパシタ下部電極上にキャパシタ絶縁膜を形成す
る第８の工程と、 前記キャパシタ下部電極上に前記キャパシタ絶縁膜を介
してキャパシタ上部電極を形成する第９の工程と、を有
することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25429895A JP3390589B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25429895A JP3390589B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997881A JPH0997881A (ja) | 1997-04-08 |
| JP3390589B2 true JP3390589B2 (ja) | 2003-03-24 |
Family
ID=17263042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25429895A Expired - Fee Related JP3390589B2 (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3390589B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4648096B2 (ja) * | 2005-06-03 | 2011-03-09 | 株式会社東芝 | 半導体装置の製造方法 |
| EP2826062A4 (en) * | 2012-03-12 | 2016-06-22 | Entegris Inc | METHOD FOR SELECTIVELY ELIMINATING SMOOTHED SPIN GLASS |
-
1995
- 1995-09-29 JP JP25429895A patent/JP3390589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997881A (ja) | 1997-04-08 |
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