JP2907344B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に係わり、
特にｐチャネル型MOSFETを有する半導体装置およびその
製造方法に関する。
特にｐチャネル型MOSFETを有する半導体装置およびその
製造方法に関する。
（従来の技術） 従来、MOSFETには、電子をキャリアとして動作するｎ
チャネル型と、正孔をキャリアとして動作するｐチャネ
ル型とがあることは周知の如くである。
チャネル型と、正孔をキャリアとして動作するｐチャネ
ル型とがあることは周知の如くである。
ｎチャネル型MOSFETは、ｐ型シリコン基板、あるいは
ｐ型ウェル領域、あるいはｐ型エピタキシャル層等にｎ
型の不純物、例えばヒ素、リン等を導入し、主としてチ
ャネルとなる領域以外をｎ型化することによって形成さ
れる。
ｐ型ウェル領域、あるいはｐ型エピタキシャル層等にｎ
型の不純物、例えばヒ素、リン等を導入し、主としてチ
ャネルとなる領域以外をｎ型化することによって形成さ
れる。
又、ｐチャネル型MOSFETは、ｎ型ウェル領域、あるい
はｎ型エピタキシェル層、あるいはｎ型シリコン基板等
にｐ型の不純物、例えばボロン等を導入し、主としてチ
ャネルとなる領域以外をｐ型化することによって形成さ
れる。
はｎ型エピタキシェル層、あるいはｎ型シリコン基板等
にｐ型の不純物、例えばボロン等を導入し、主としてチ
ャネルとなる領域以外をｐ型化することによって形成さ
れる。
そして、同一チップ（同一基板上）内に、これらｎチ
ャネル型及びｐチャネル型MOSFETを混載したCMOS型半導
体装置も低消費電力等の様々なメリットが有ることから
多いに利用されている。
ャネル型及びｐチャネル型MOSFETを混載したCMOS型半導
体装置も低消費電力等の様々なメリットが有ることから
多いに利用されている。
ところで、CMOS型半導体装置は、近年、急速に高集積
化が進展しており、ｎチャネル型及びｐチャネル型の素
子双方ともに、よりいっそうの微細化が望まれている。
ｎチャネル型は、ヒ素、リンともに拡散係数が小さいこ
とにより、製造中の熱履歴に起因する拡散層の所謂“伸
び”の問題は少なく、比較的微細化しやすい。
化が進展しており、ｎチャネル型及びｐチャネル型の素
子双方ともに、よりいっそうの微細化が望まれている。
ｎチャネル型は、ヒ素、リンともに拡散係数が小さいこ
とにより、製造中の熱履歴に起因する拡散層の所謂“伸
び”の問題は少なく、比較的微細化しやすい。
しかしながら、ｐチャネル型は、特にボロンの拡散係
数が大きいために拡散層の伸びが顕著に現れ、拡散層全
体が基板深さ方向、及び平面方向ともに大きく膨らんで
しまったり、又、拡散層全般に亙り不純物濃度が低下す
る等の弊害が生じている。
数が大きいために拡散層の伸びが顕著に現れ、拡散層全
体が基板深さ方向、及び平面方向ともに大きく膨らんで
しまったり、又、拡散層全般に亙り不純物濃度が低下す
る等の弊害が生じている。
例えば不純物濃度の低下は、拡散層全体におけるシー
ト抵抗の増大、特に表面における抵抗の増大は、該拡散
層に対する配線接続の際にコンタクト抵抗の増大を招い
ている。又、拡散層全体が大きく膨らむと、結果として
チャネル長が短くなり、所謂“ショートチャネル効果”
を誘発しやすくなる。これを防止するためにｐチャネル
型では、ｎチャネル型に比較してゲート電極のゲート長
を予め長く設定する等の配慮が行なわれており、微細化
を妨げている。
ト抵抗の増大、特に表面における抵抗の増大は、該拡散
層に対する配線接続の際にコンタクト抵抗の増大を招い
ている。又、拡散層全体が大きく膨らむと、結果として
チャネル長が短くなり、所謂“ショートチャネル効果”
を誘発しやすくなる。これを防止するためにｐチャネル
型では、ｎチャネル型に比較してゲート電極のゲート長
を予め長く設定する等の配慮が行なわれており、微細化
を妨げている。
これらの弊害を招いている、特にボロンにて形成され
た拡散層の伸びは、酸化雰囲気中でのアニール工程中に
著しく増加することが、現在、観測されている（Oxidat
ion Enhanced Diffusion:酸化により増速される拡散、
以下OED効果と略す）。
た拡散層の伸びは、酸化雰囲気中でのアニール工程中に
著しく増加することが、現在、観測されている（Oxidat
ion Enhanced Diffusion:酸化により増速される拡散、
以下OED効果と略す）。
（発明が解決しようとする課題） 以上のように、従来、特にボロンにて形成された拡散
層の伸びが、酸化雰囲気中で著しく増加する所謂“OED
効果”が観測されている。
層の伸びが、酸化雰囲気中で著しく増加する所謂“OED
効果”が観測されている。
この発明は上記のような点に鑑みて為されたもので、
その目的は、特にボロンにて形成されたｐ型拡散層のOE
D効果による伸びを最小限に抑制し、基板深さ方向、及
び平面方向ともに拡散層寸法が小さく微細で、しかも高
不純物濃度であるｐ型拡散層を形成できる半導体装置の
製造方法、又、これとともに、微細、かつ高不純物濃度
のｐ型拡散層を有し、しかもショートチャネル効果耐性
に優れた半導体装置を提供することにある。
その目的は、特にボロンにて形成されたｐ型拡散層のOE
D効果による伸びを最小限に抑制し、基板深さ方向、及
び平面方向ともに拡散層寸法が小さく微細で、しかも高
不純物濃度であるｐ型拡散層を形成できる半導体装置の
製造方法、又、これとともに、微細、かつ高不純物濃度
のｐ型拡散層を有し、しかもショートチャネル効果耐性
に優れた半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体装
置では、第１導電型の半導体基板と、前記基板内に、、
互に離間して形成された第２導電型のソース／ドレイン
領域と、前記ソース／ドレイン領域間の前記基板上に形
成された、この基板と絶縁されたゲート電極と、前記ゲ
ート電極の側壁に接して形成され、前記ソース／ドレイ
ン領域の一部分を覆う酸化膜でなる側壁絶縁膜と、前記
基板上に形成され、前記ソース／ドレイン領域の前記一
部分以外の他の部分を覆う耐酸化性膜でなる拡散抑制絶
縁膜とを具備し、前記ソース／ドレイン領域が、前記側
壁絶縁膜の下で深く、かつ濃度が淡く、前記拡散抑制絶
縁膜の下で浅く、かつ濃度が濃くなっていることを特徴
としている。
置では、第１導電型の半導体基板と、前記基板内に、、
互に離間して形成された第２導電型のソース／ドレイン
領域と、前記ソース／ドレイン領域間の前記基板上に形
成された、この基板と絶縁されたゲート電極と、前記ゲ
ート電極の側壁に接して形成され、前記ソース／ドレイ
ン領域の一部分を覆う酸化膜でなる側壁絶縁膜と、前記
基板上に形成され、前記ソース／ドレイン領域の前記一
部分以外の他の部分を覆う耐酸化性膜でなる拡散抑制絶
縁膜とを具備し、前記ソース／ドレイン領域が、前記側
壁絶縁膜の下で深く、かつ濃度が淡く、前記拡散抑制絶
縁膜の下で浅く、かつ濃度が濃くなっていることを特徴
としている。
さらに、前記耐酸化性膜は窒化膜であることを特徴と
している。
している。
さらに、前記ソース／ドレイン領域はｐ型であり、導
電性不純物としてボロンを含んでいることを特徴として
いる。
電性不純物としてボロンを含んでいることを特徴として
いる。
また、この発明に係る半導体装置の製造方法では、第
１導電型の半導体基板上に、この基板と絶縁されたゲー
ト電極を形成し、このゲート電極をマスクに用いてソー
ス／ドレイン領域を形成するための第２導電型の不純物
を前記基板内に導入し、前記ゲート電極の側壁に接し
て、前記不純物が導入されている前記基板の一部分を覆
う酸化膜でなる側壁絶縁膜を形成し、前記基板上に、前
記不純物が導入されている前記基板の前記一部分以外の
他の部分を覆う耐酸化性膜でなる拡散抑制絶縁膜を形成
し、酸化性雰囲気中で前記不純物を活性化させ、前記側
壁絶縁膜の下で深く、かつ濃度が淡く、前記拡散抑制絶
縁膜の下で浅く、かつ濃度が濃いソース／ドレイン領域
を形成することを特徴としている。
１導電型の半導体基板上に、この基板と絶縁されたゲー
ト電極を形成し、このゲート電極をマスクに用いてソー
ス／ドレイン領域を形成するための第２導電型の不純物
を前記基板内に導入し、前記ゲート電極の側壁に接し
て、前記不純物が導入されている前記基板の一部分を覆
う酸化膜でなる側壁絶縁膜を形成し、前記基板上に、前
記不純物が導入されている前記基板の前記一部分以外の
他の部分を覆う耐酸化性膜でなる拡散抑制絶縁膜を形成
し、酸化性雰囲気中で前記不純物を活性化させ、前記側
壁絶縁膜の下で深く、かつ濃度が淡く、前記拡散抑制絶
縁膜の下で浅く、かつ濃度が濃いソース／ドレイン領域
を形成することを特徴としている。
さらに、前記耐酸化性膜は窒化膜であることを特徴と
している。
している。
さらに、前記前記ソース／ドレイン領域を形成するた
めの第２導電型の不純物はボロンを含んでいることを特
徴としている。
めの第２導電型の不純物はボロンを含んでいることを特
徴としている。
（作用） 上記のような半導体装置およびその製造方法にあって
は、ゲート電極をマスクに用いてソース／ドレイン領域
を形成するための第２導電型の不純物を基板内に導入
し、ゲート電極の側壁に接して、不純物が導入されてい
る前記基板の一部分を覆う酸化膜でなる側壁絶縁膜を形
成し、基板上に、不純物が導入されている基板の、上記
一部分以外の他の部分を覆う耐酸化性膜でなる拡散抑制
絶縁膜を形成する。この後、酸化性雰囲気中で不純物を
活性化させる。
は、ゲート電極をマスクに用いてソース／ドレイン領域
を形成するための第２導電型の不純物を基板内に導入
し、ゲート電極の側壁に接して、不純物が導入されてい
る前記基板の一部分を覆う酸化膜でなる側壁絶縁膜を形
成し、基板上に、不純物が導入されている基板の、上記
一部分以外の他の部分を覆う耐酸化性膜でなる拡散抑制
絶縁膜を形成する。この後、酸化性雰囲気中で不純物を
活性化させる。
このようにして形成された半導体装置にあたっては、
酸化膜からなる側壁絶縁膜により覆われている一部分に
おいて、酸化により増速される拡散が起こると同時に、
耐酸化性膜でなる拡散抑制絶縁膜により覆われている上
記一部分以外の他の部分において、酸化により増速され
る拡散が抑制される。このため、そのソース／ドレイン
領域は、側壁絶縁膜の下で深く、かつ濃度が淡く、拡散
抑制絶縁膜の下で浅く、かつ濃度が濃いものとなり、１
回の不純物導入、１回の活性化熱処理で、いわゆる“LD
D構造”を形成することができる。
酸化膜からなる側壁絶縁膜により覆われている一部分に
おいて、酸化により増速される拡散が起こると同時に、
耐酸化性膜でなる拡散抑制絶縁膜により覆われている上
記一部分以外の他の部分において、酸化により増速され
る拡散が抑制される。このため、そのソース／ドレイン
領域は、側壁絶縁膜の下で深く、かつ濃度が淡く、拡散
抑制絶縁膜の下で浅く、かつ濃度が濃いものとなり、１
回の不純物導入、１回の活性化熱処理で、いわゆる“LD
D構造”を形成することができる。
また、その半導体装置にあたっては、拡散抑制絶縁膜
の下に形成されるソース／ドレイン領域は、基板表面か
ら浅い部分に、高濃度のものを得ることができ、シャロ
ー化されたソース／ドレイン領域を有する。
の下に形成されるソース／ドレイン領域は、基板表面か
ら浅い部分に、高濃度のものを得ることができ、シャロ
ー化されたソース／ドレイン領域を有する。
（実施例） 以下、図面を参照してこの発明の一実施例について説
明する。
明する。
第１図（ａ）乃至第１図（ｊ）は、この発明の実施例
に係るCMOS型半導体装置を、それぞれ製造工程順に示し
た断面図である。
に係るCMOS型半導体装置を、それぞれ製造工程順に示し
た断面図である。
まず、同図（ａ）に示すように、ｐ型シリコン基板10
内に、不純物濃度５×1016［cm-3］程度のｐ型ウェル領
域12、及び不純物濃度５×1016［cm-3］程度のｎ型ウェ
ル領域14を、周知のウェル形成技術により順次形成す
る。
内に、不純物濃度５×1016［cm-3］程度のｐ型ウェル領
域12、及び不純物濃度５×1016［cm-3］程度のｎ型ウェ
ル領域14を、周知のウェル形成技術により順次形成す
る。
次いで、同図（ｂ）に示すように、周知の選択酸化技
術により素子分離領域となるフィールド酸化膜16を形成
する。
術により素子分離領域となるフィールド酸化膜16を形成
する。
次いで、同図（ｃ）に示すように、フィールド酸化膜
16にて分離された素子領域上に、例えば熱酸化により、
熱酸化膜18を約20［nm］程度の厚みに形成する。次い
で、全面に、例えばCVD法を用いてポリシリコン膜20
を、約400［nm］の厚みに形成する。
16にて分離された素子領域上に、例えば熱酸化により、
熱酸化膜18を約20［nm］程度の厚みに形成する。次い
で、全面に、例えばCVD法を用いてポリシリコン膜20
を、約400［nm］の厚みに形成する。
次いで、同図（ｄ）に示すように、全面にホトレジス
トを塗布し、写真蝕刻法により所定ゲート電極ホトレジ
ストパターン22を形成し、核ホトレジストパターン22を
マスクとしてポリシリコン膜20を、例えばRIE法により
選択的にエッチングする。これにより、所定形状のゲー
ト電極20A及び20Bが形成される。次いで、ホトレジスト
パターン22を残したまま、核ホトレジストパターン22、
即ち、ゲート電極20A及び20Bをマスクとして基板10の所
定箇所に、例えばリン（ｐ）イオン23をドーズ量４×10
13［cm-2］の条件でイオン注入する。リンがイオン注入
された箇所を図中、参照符号24で示す。
トを塗布し、写真蝕刻法により所定ゲート電極ホトレジ
ストパターン22を形成し、核ホトレジストパターン22を
マスクとしてポリシリコン膜20を、例えばRIE法により
選択的にエッチングする。これにより、所定形状のゲー
ト電極20A及び20Bが形成される。次いで、ホトレジスト
パターン22を残したまま、核ホトレジストパターン22、
即ち、ゲート電極20A及び20Bをマスクとして基板10の所
定箇所に、例えばリン（ｐ）イオン23をドーズ量４×10
13［cm-2］の条件でイオン注入する。リンがイオン注入
された箇所を図中、参照符号24で示す。
次いで、図中（ｅ）に示すように、ホトレジストパタ
ーン22を除去し、次いで、露出したゲート電極20A及び2
0Bの露出面を、厚み約20［nm］程度熱酸化し、熱酸化膜
26を形成する。次いで、全面に、ホトレジストを塗布
し、核ホトレジストに対して写真蝕刻法を用いてｐ型ウ
ェル領域12上を覆うホトレジストパターン28を形成す
る。次いで、ホトレジストパターン28及びｐ型ウェル領
域14上に形成されているゲート電極20Bをマスクとして
ｎ型ウェル領域14の所定箇所に、例えばフッ化ボロン
（BF2）イオン29をドーズ量５×1015［cm-2］の条件で
イオン注入する。ボロンがイオン注入された箇所を図
中、参照符号30で示す。
ーン22を除去し、次いで、露出したゲート電極20A及び2
0Bの露出面を、厚み約20［nm］程度熱酸化し、熱酸化膜
26を形成する。次いで、全面に、ホトレジストを塗布
し、核ホトレジストに対して写真蝕刻法を用いてｐ型ウ
ェル領域12上を覆うホトレジストパターン28を形成す
る。次いで、ホトレジストパターン28及びｐ型ウェル領
域14上に形成されているゲート電極20Bをマスクとして
ｎ型ウェル領域14の所定箇所に、例えばフッ化ボロン
（BF2）イオン29をドーズ量５×1015［cm-2］の条件で
イオン注入する。ボロンがイオン注入された箇所を図
中、参照符号30で示す。
次いで、同図（ｆ）に示すように、ホトレジストパタ
ーン28を除去し、次いで、例えばCVD法を用いてCVDシリ
コン酸化膜32を、全面に形成する。
ーン28を除去し、次いで、例えばCVD法を用いてCVDシリ
コン酸化膜32を、全面に形成する。
次いで、同図（ｇ）に示すように、CVDシリコン酸化
膜32を、RIE法を用いて異方性エッチングし、所謂“側
壁残し”技術によりゲート電極20A及び20Bの側部に、サ
イドウォール32A及び32Bをそれぞれ形成する。この時、
少なくともボロンのイオン注入箇所30において、シリコ
ン基板表面を露出させることが望ましい。
膜32を、RIE法を用いて異方性エッチングし、所謂“側
壁残し”技術によりゲート電極20A及び20Bの側部に、サ
イドウォール32A及び32Bをそれぞれ形成する。この時、
少なくともボロンのイオン注入箇所30において、シリコ
ン基板表面を露出させることが望ましい。
次いで、同図（ｈ）に示すように，シリコンが露出し
た箇所を、例えば熱窒化により選択的に窒化し、シリコ
ン窒化膜34を約50［nm］程度の厚みに形成する。
た箇所を、例えば熱窒化により選択的に窒化し、シリコ
ン窒化膜34を約50［nm］程度の厚みに形成する。
次いで、同図（ｉ）に示すように、全面に、ホトレジ
ストを塗布し、写真蝕刻法によりｎ型ウェル領域14上を
覆うホトレジストパターン36を形成する。次いで、ホト
レジストパターン36をマスクとして、ｐ型ウェル領域12
上のｎ型の拡散層が形成されるべき箇所に存在する窒化
膜34を選択的に少なくとも除去する。次いで、ホトレジ
ストパターン36及びｐ型ウェル領域12上に形成されてい
るゲート電極20Aをマスクとしてｐ型ウェル領域12の所
定箇所に、例えばヒ素（As）イオン37をドーズ量５×10
15［cm-2］の条件でイオン注入する。ヒ素がイオン注入
された箇所を図中、参照符号38で示す。
ストを塗布し、写真蝕刻法によりｎ型ウェル領域14上を
覆うホトレジストパターン36を形成する。次いで、ホト
レジストパターン36をマスクとして、ｐ型ウェル領域12
上のｎ型の拡散層が形成されるべき箇所に存在する窒化
膜34を選択的に少なくとも除去する。次いで、ホトレジ
ストパターン36及びｐ型ウェル領域12上に形成されてい
るゲート電極20Aをマスクとしてｐ型ウェル領域12の所
定箇所に、例えばヒ素（As）イオン37をドーズ量５×10
15［cm-2］の条件でイオン注入する。ヒ素がイオン注入
された箇所を図中、参照符号38で示す。
このヒ素イオン注入をもって、この実施例におけるMO
SFETのソース／ドレイン領域を形成するための不純物の
導入は終了する。ここで、フッ化ボロンのイオン注入箇
所30は、後にｐチャネル型MOSFETのソース／ドレイン領
域となり、同様にヒ素のイオン注入箇所38は、ｎチャネ
ル型MOSFETのソース／ドレイン領域となる。尚、リンの
イオン注入箇所24は、所謂“LDD"構造を構成する低不純
物濃度の領域となる。
SFETのソース／ドレイン領域を形成するための不純物の
導入は終了する。ここで、フッ化ボロンのイオン注入箇
所30は、後にｐチャネル型MOSFETのソース／ドレイン領
域となり、同様にヒ素のイオン注入箇所38は、ｎチャネ
ル型MOSFETのソース／ドレイン領域となる。尚、リンの
イオン注入箇所24は、所謂“LDD"構造を構成する低不純
物濃度の領域となる。
次いで、同図（ｊ）に示すように、例えば酸化性雰囲
気中にて、導入不純物の活性化アニールを行なう。該ア
ニールの条件の一例としては、例えば温度950［℃］程
度、処理時間60分程度が挙げられる。
気中にて、導入不純物の活性化アニールを行なう。該ア
ニールの条件の一例としては、例えば温度950［℃］程
度、処理時間60分程度が挙げられる。
この時、シリコンが露出している箇所は酸化され、図
中に示す如く酸化膜40が形成される。そして、該アニー
ルが終了することにより、ｎチャネル型MOSFETのヒ素を
ドナーとした高不純物濃度のn+型ソース／ドレイン領域
38A、及びLDD構造を実現するリンをドナーとした低不純
物濃度のn-型領域24Aが形成される。これと同時に、ｐ
チャネル型MOSFETのボロンをアクセプタとした高不純濃
度のp+型ソース／ドレイン領域30A及び30Bが形成され
る。
中に示す如く酸化膜40が形成される。そして、該アニー
ルが終了することにより、ｎチャネル型MOSFETのヒ素を
ドナーとした高不純物濃度のn+型ソース／ドレイン領域
38A、及びLDD構造を実現するリンをドナーとした低不純
物濃度のn-型領域24Aが形成される。これと同時に、ｐ
チャネル型MOSFETのボロンをアクセプタとした高不純濃
度のp+型ソース／ドレイン領域30A及び30Bが形成され
る。
上記のような半導体装置、及びその製造方法である
と、特にｐチャネル型MOSFETのｐ型ソース／ドレイン領
域30Aの上方に窒化膜34が形成されていることから、該
窒化膜34直下の領域においてボロンの拡散、及びボロン
のアウトディフュージョンをも抑制できる。これによ
り、基板深さ方向、及び平面方向ともに拡散層寸法を小
さくでき、微細化が達成できるとともに、高不純物濃度
であるp+型ソース／ドレイン領域30Aを形成することが
できる。このp+型ソース／ドレイン領域30Aは、例えば
基板表面において、不純物濃度1019〜1020［cm-3］程度
の範囲で不純物を有することが可能であり、ここに図示
せぬ配線がコンタクトされても、そのコンタクト抵抗は
充分に小さいものとできる。さらにp+型ソース／ドレイ
ン領域30A不純物濃度が全般的に高いため、そのシート
抵抗も充分に小さくできる。
と、特にｐチャネル型MOSFETのｐ型ソース／ドレイン領
域30Aの上方に窒化膜34が形成されていることから、該
窒化膜34直下の領域においてボロンの拡散、及びボロン
のアウトディフュージョンをも抑制できる。これによ
り、基板深さ方向、及び平面方向ともに拡散層寸法を小
さくでき、微細化が達成できるとともに、高不純物濃度
であるp+型ソース／ドレイン領域30Aを形成することが
できる。このp+型ソース／ドレイン領域30Aは、例えば
基板表面において、不純物濃度1019〜1020［cm-3］程度
の範囲で不純物を有することが可能であり、ここに図示
せぬ配線がコンタクトされても、そのコンタクト抵抗は
充分に小さいものとできる。さらにp+型ソース／ドレイ
ン領域30A不純物濃度が全般的に高いため、そのシート
抵抗も充分に小さくできる。
又、これと同時に、サイドウォール32B直下のp+型ソ
ース／ドレイン領域30Bにあっては、ボロンの拡散が抑
制されないため、ボロンがより拡散し、p+型ソース／ド
レイン領域の不純物濃度が低下する。このｐ型領域30B
の不純物濃度は、例えば1017〜1018［cm-3］程度の範囲
となる。
ース／ドレイン領域30Bにあっては、ボロンの拡散が抑
制されないため、ボロンがより拡散し、p+型ソース／ド
レイン領域の不純物濃度が低下する。このｐ型領域30B
の不純物濃度は、例えば1017〜1018［cm-3］程度の範囲
となる。
これにより、ｐチャネル型MOSFETでも、自ずとLDD構
造となり、ゲート電極20B直下での電界集中が緩和さ
れ、特に衝突イオン化増倍（Impact ionzation multipl
ication）等のショートチャネル効果を防止でき、ショ
ートチャネル効果耐性に優れた高信頼性のｐチャネル型
MOSFETが実現できる。
造となり、ゲート電極20B直下での電界集中が緩和さ
れ、特に衝突イオン化増倍（Impact ionzation multipl
ication）等のショートチャネル効果を防止でき、ショ
ートチャネル効果耐性に優れた高信頼性のｐチャネル型
MOSFETが実現できる。
又、ｐチャネル型MOSFETのLDD構造化は、今後いっそ
うの微細化の進展によって予想されるゲート酸化膜18へ
の正孔のトラップによったしきい値変動等の発生を未然
に防ぐことが可能である。しかも、LDD構造化するにあ
たり、ｎチャネル型MOSFETで行なわれるような２度に及
ぶ不純物導入工程を経なくても、１度の不純物導入で、
その後の窒化膜34直下の拡散層の伸びと、サイドウォー
ル32B、即ち、酸化膜直下の拡散層の伸びとの違いを利
用するだけででき、簡単に、かつ工程の増加なしにLDD
構造化することができる。
うの微細化の進展によって予想されるゲート酸化膜18へ
の正孔のトラップによったしきい値変動等の発生を未然
に防ぐことが可能である。しかも、LDD構造化するにあ
たり、ｎチャネル型MOSFETで行なわれるような２度に及
ぶ不純物導入工程を経なくても、１度の不純物導入で、
その後の窒化膜34直下の拡散層の伸びと、サイドウォー
ル32B、即ち、酸化膜直下の拡散層の伸びとの違いを利
用するだけででき、簡単に、かつ工程の増加なしにLDD
構造化することができる。
第２図は上記実施例に係わるMOSFETの不純物プロファ
イルのシュレーション結果を示す図、第３図は窒化膜が
ない従来のMOSFETの不純物プロファイルのシュミレーシ
ョン結果を示す図である。第２図、第３図中の線Ｉはボ
ロンのプロファイルを示し、同様に線IIはリンのプロフ
ァイル、線IIIはMOSFETにおけるｐ型ソース／ドレイン
領域の実効的なプロファイルを示している。
イルのシュレーション結果を示す図、第３図は窒化膜が
ない従来のMOSFETの不純物プロファイルのシュミレーシ
ョン結果を示す図である。第２図、第３図中の線Ｉはボ
ロンのプロファイルを示し、同様に線IIはリンのプロフ
ァイル、線IIIはMOSFETにおけるｐ型ソース／ドレイン
領域の実効的なプロファイルを示している。
第２図に示すように、上記実施例に係わるMOSFETで
は、基板表面から浅い箇所にボロンが高濃度に含有され
（線Ｉ参照）、ｐ型ソース／ドレイン領域がシャロー化
される（線III参照）。
は、基板表面から浅い箇所にボロンが高濃度に含有され
（線Ｉ参照）、ｐ型ソース／ドレイン領域がシャロー化
される（線III参照）。
これに対して従来のMOSFETでは第３図に示すように、
ボロンが基板内部に深くまで拡がって濃度が低下すると
ともに（線Ｉ参照）、ｐ型ソース／ドレイン領域が基板
深くまで形成されてしまう（線III参照）。
ボロンが基板内部に深くまで拡がって濃度が低下すると
ともに（線Ｉ参照）、ｐ型ソース／ドレイン領域が基板
深くまで形成されてしまう（線III参照）。
［発明の効果］ 以上説明したようにこの発明によれば、特にボロンに
て形成されたｐ型拡散層のOED効果による伸びが最小限
に抑制され、基板深さ方向、及び平面方向ともに拡散層
寸法が小さく微細で、しかも高不純物濃度であるｐ型拡
散層を形成できる半導体装置の製造方法、これととも
に、微細、かつ高不純物濃度のｐ型拡散層を有し、しか
もショートチャネル効果耐性に優れた半導体装置を提供
できる。
て形成されたｐ型拡散層のOED効果による伸びが最小限
に抑制され、基板深さ方向、及び平面方向ともに拡散層
寸法が小さく微細で、しかも高不純物濃度であるｐ型拡
散層を形成できる半導体装置の製造方法、これととも
に、微細、かつ高不純物濃度のｐ型拡散層を有し、しか
もショートチャネル効果耐性に優れた半導体装置を提供
できる。
第１図（ａ）乃至第１図（ｊ）はこの発明の一実施例に
係わるCMOS型半導体装置を製造工程順にそれぞれ示した
断面図、第２図は上記実施例に係わるMOSFETの不純物プ
ロファイルのシュミレーション結果を示す図、第３図は
窒化膜がない従来のMOSFETの不純物プロファイルのシュ
ミレーション結果を示す図である。 10……ｐ型シリコン基板、18……ゲート酸化膜、20B…
…ゲート電極、29……フッ化ボロンイオン、30……フッ
化ボロンイオン注入箇所、30A……p+型ソース／ドレイ
ン領域、30B……低不純物濃度ｐ型ソース／ドレイン領
域、32B……サイドウォール、34……窒化膜。
係わるCMOS型半導体装置を製造工程順にそれぞれ示した
断面図、第２図は上記実施例に係わるMOSFETの不純物プ
ロファイルのシュミレーション結果を示す図、第３図は
窒化膜がない従来のMOSFETの不純物プロファイルのシュ
ミレーション結果を示す図である。 10……ｐ型シリコン基板、18……ゲート酸化膜、20B…
…ゲート電極、29……フッ化ボロンイオン、30……フッ
化ボロンイオン注入箇所、30A……p+型ソース／ドレイ
ン領域、30B……低不純物濃度ｐ型ソース／ドレイン領
域、32B……サイドウォール、34……窒化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｓ 27/092 (72)発明者 岸 宏一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 杉浦 聡一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 野路 宏行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−217655（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記基板内に、互いに離間して形成された第２導電型の
ソース／ドレイン領域と、 前記ソース／ドレイン領域間の前記基板上に形成され
た、この基板と絶縁されたゲート電極と、 前記ゲート電極の側壁に接して形成され、前記ソース／
ドレイン領域の一部分を覆う酸化膜でなる側壁絶縁膜
と、 前記基板上に形成され、前記ソース／ドレイン領域の前
記一部分以外の他の部分を覆う耐酸化性膜でなる拡散抑
制絶縁膜とを具備し、 前記ソース／ドレイン領域の深さが、前記拡散抑制絶縁
膜の下で浅く、かつ濃度が濃く、前記側壁絶縁膜の下で
前記拡散抑制絶縁膜の下の深さよりも深く、かつ濃度が
低くなっていることを特徴とする半導体装置。 - 【請求項２】前記耐酸化性膜は窒化膜であることを特徴
とする請求項（１）に記載の半導体装置。 - 【請求項３】前記ソース／ドレイン領域はｐ型であり、
導電性不純物としてボロンを含んでいることを特徴とす
る請求項（１）および請求項（２）いずれかに記載の半
導体装置。 - 【請求項４】第１導電型の半導体基板上に、この基板と
絶縁されたゲート電極を形成する工程と、 前記ゲート電極をマスクに用いてソース／ドレイン領域
を形成するための第２導電型の不純物を前記基板内に導
入する工程と、 前記ゲート電極の側壁に接して、前記不純物が導入され
ている前記基板の一部分を覆う酸化膜でなる側壁絶縁膜
を形成する工程と、 前記基板上に、前記不純物が導入されている前記基板の
前記一部分以外の他の部分を覆う耐酸化性膜でなる拡散
抑制絶縁膜を形成する工程と、 酸化性雰囲気中で前記不純物を活性化させ、深さが、前
記拡散抑制絶縁膜の下で浅く、かつ濃度が濃く、前記側
壁絶縁膜の下で前記拡散抑制絶縁膜の下の深さよりも深
く、かつ濃度が低いソース／ドレイン領域を形成する工
程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】前記耐酸化性膜は窒化膜であることを特徴
とする請求項（４）に記載の半導体装置の製造方法。 - 【請求項６】前記ソース／ドレイン領域を形成するため
の第２導電型の不純物はボロンを含んでいることを特徴
とする請求項（４）および請求項（５）いずれかに記載
の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168931A JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
| KR1019910010434A KR940008729B1 (ko) | 1990-06-27 | 1991-06-24 | 반도체장치 및 그 제조방법 |
| US07/719,619 US5266823A (en) | 1990-06-27 | 1991-06-24 | Semiconductor device having film for controlling diffusion of impurity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168931A JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457337A JPH0457337A (ja) | 1992-02-25 |
| JP2907344B2 true JP2907344B2 (ja) | 1999-06-21 |
Family
ID=15877204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168931A Expired - Fee Related JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5266823A (ja) |
| JP (1) | JP2907344B2 (ja) |
| KR (1) | KR940008729B1 (ja) |
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|---|---|---|---|---|
| BE1007221A3 (nl) * | 1993-06-15 | 1995-04-25 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| US6433361B1 (en) | 1994-04-29 | 2002-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method for forming the same |
| JP3312083B2 (ja) * | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US5525064A (en) * | 1995-01-19 | 1996-06-11 | Teledyne Electronic Technologies | Connector with molded stud(s) and insulated nuts |
| JPH08250728A (ja) * | 1995-03-10 | 1996-09-27 | Sony Corp | 電界効果型半導体装置及びその製造方法 |
| JP3472655B2 (ja) * | 1995-10-16 | 2003-12-02 | ユー・エム・シー・ジャパン株式会社 | 半導体装置 |
| KR100226740B1 (ko) * | 1997-03-12 | 1999-10-15 | 구본준 | 반도체 소자의 제조방법 |
| US6221709B1 (en) | 1997-06-30 | 2001-04-24 | Stmicroelectronics, Inc. | Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor |
| US7245018B1 (en) * | 1999-06-22 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
| US6992152B2 (en) * | 1999-10-19 | 2006-01-31 | Texas Petrochemicals Lp | Apparatus and method for controlling olefin polymerization process |
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623912A (en) * | 1984-12-05 | 1986-11-18 | At&T Bell Laboratories | Nitrided silicon dioxide layers for semiconductor integrated circuits |
| JPS63217655A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1990
- 1990-06-27 JP JP2168931A patent/JP2907344B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-24 KR KR1019910010434A patent/KR940008729B1/ko not_active IP Right Cessation
- 1991-06-24 US US07/719,619 patent/US5266823A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5266823A (en) | 1993-11-30 |
| KR940008729B1 (ko) | 1994-09-26 |
| JPH0457337A (ja) | 1992-02-25 |
| KR920001750A (ko) | 1992-01-30 |
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