JPH11121722A - ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法 - Google Patents

ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法

Info

Publication number
JPH11121722A
JPH11121722A JP9285132A JP28513297A JPH11121722A JP H11121722 A JPH11121722 A JP H11121722A JP 9285132 A JP9285132 A JP 9285132A JP 28513297 A JP28513297 A JP 28513297A JP H11121722 A JPH11121722 A JP H11121722A
Authority
JP
Japan
Prior art keywords
row
gate array
gate
gate electrode
contact pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9285132A
Other languages
English (en)
Inventor
Shigenobu Maeda
茂伸 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9285132A priority Critical patent/JPH11121722A/ja
Priority to US09/044,927 priority patent/US6207979B1/en
Publication of JPH11121722A publication Critical patent/JPH11121722A/ja
Priority to US09/741,340 priority patent/US6300230B2/en
Priority to US09/906,094 priority patent/US6538269B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ゲートアレーにおいてゲート長を測定すると
きにゲート電極の材質などのグループ分けを行ってグル
ープを区別して測定を行う。 【解決手段】 異なるグループに属するゲート電極４の
コンタクトパッド部５の形状に差異を設ける。ここで設
けられる差異は、コンタクトパッド部５に形成される切
り欠き６ａ〜６ｃや出っ張り６ｄ〜６ｆ等のように走査
型電子顕微鏡等で認識可能な形状の違いである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はゲートアレーおよ
びゲートアレーを用いる半導体集積回路の製造方法に関
し、特に互いにエッチングレートの異なるゲート電極で
構成される行を備えるゲートアレーおよびゲートアレー
を用いる半導体集積回路の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来のゲートアレーでは、Ｐチャネルト
ランジスタとＮチャネルトランジスタのゲート電極の形
状が同じであって、一見しただけでは、Ｐチャネルトラ
ンジスタが形成されている行とＮチャネルトランジスタ
が形成されている行の区別が付かない。例えば図１１
は、一般にシーオブゲート（Sea of Gate）と呼ばれる
ゲートアレーの構成を示すレイアウト図である。半導体
チップは一つの半導体基板上に種々の素子を集積して形
成される。図１１に示すように、半導体チップ１の周辺
部には、半導体チップ１の外部との電気的接続を図るた
めにリード線が接続されるパッド２や、半導体チップ１
とその外部との間でやり取りされる信号等のバッファを
行うためのＩ／Ｏバッファセル３等が配置されている。
半導体チップ１の中央部には、ゲート電極４がアレー状
に配置されている。ゲート電極の行Ｃ１〜Ｃ７には、例
えば「ＰＮＮＰＰＮＮ」のようにトランジスタの導電型
が順序よく割り当てられている。
【０００３】従来のロジックデバイスでは、ゲート長が
トランジスタの性能を決定する重要な要因であるため、
プロセス中でもゲート長を測定して監視しておくことは
非常に重要である。監視するに際し、従来は、Ｐチャネ
ルＭＩＳトランジスタのゲート電極とＮチャネルＭＩＳ
トランジスタのゲート電極とを同じ材料を用いて形成し
ていたため、ゲート長がＰチャネルＭＩＳトランジスタ
かＮチャネルＭＩＳトランジスタかを判別する必要がな
かった。
【０００４】しかし、ＰチャネルＭＩＳトランジスタの
ゲート電極にＰ型のポリシリコンを用い、ＮチャネルＭ
ＩＳトランジスタのゲート電極にＮ型のポリシリコンを
用いようとすると、不純物の違いによってエッチングレ
ートが異なり、適切な管理を行うためには、Ｐチャネル
ＭＩＳトランジスタとＮチャネルＭＩＳトランジスタを
区別してそれらのゲート長を測定する必要が生じてき
た。図１３は、半導体チップのロット間におけるゲート
長のばらつきを説明するためのグラフである。図１３に
おいて、黒丸はＮチャネルＭＩＳトランジスタのゲート
長の平均値を、白丸はＰチャネルＭＩＳトランジスタの
ゲート長の平均値を表しており、それらに付された棒線
は分布範囲（例えば標準偏差の３倍）を示している。例
えば、図１３には、ゲート長を０．３５μｍを中心とし
て±０．０５μｍの範囲に収めるように管理している様
子が示されている。この例では、同じエッチング条件で
処理すると、常に、ＰチャネルＭＩＳトランジスタのゲ
ート長がＮチャネルＭＩＳトランジスタのゲート長より
長くなることを示しており、ＮチャネルＭＩＳトランジ
スタとＰチャネルＭＩＳトランジスタを区別して測定し
なければ適切な管理は行えない。
【０００５】そこで、ＰチャネルＭＩＳトランジスタと
ＮチャネルＭＩＳトランジスタのゲート電極を区別して
測定する必要が生じる。図１１のように、半導体チップ
１の全体像が視野に入る場合には、例えば領域ＡＲ１に
存するトランジスタの導電型が両行ともＮ型であること
が行の数を数えることによって即座に判別できる。とこ
ろが、図１２に示すように、走査型電子顕微鏡等によっ
て半導体チップ１の一部の領域ＡＲ１を拡大してＮチャ
ネルＭＩＳトランジスタとＰチャネルＭＩＳトランジス
タのゲート長を実際に測定しようとする場合は、その領
域ＡＲ１に存するトランジスタがＮチャネルかＰチャネ
ルかを判別するのが困難になる。
【０００６】
【発明が解決しようとする課題】従来のゲートアレーお
よびゲートアレーを用いる半導体集積回路の製造方法は
以上のように構成されており、ゲート電極をエッチング
レートの異なる材料で構成する場合に、ゲート長の測定
等においてゲート電極を材料毎にグループ分けする必要
が生じる。ところが、従来のゲートアレーにはゲート電
極あるいはゲート電極の近傍にゲート電極を区別するた
めのマークがないために、ゲート電極を拡大する必要が
あるときに測定等の対象となっているゲート電極がどの
ようなグループに属するかを判別することが困難である
ため、測定等の処理時間が増加するという問題がある。
【０００７】この発明は上記の問題点を解消するために
なされたもので、ゲート電極またはゲート電極の近傍に
グループ分けの情報を付加することによって、拡大した
状態におけるゲート電極のグループの判別を容易にして
走査型電子顕微鏡等を用いてゲート電極を認識して行う
処理の時間を短縮することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明のゲートアレ
ーによれば、半導体基板上に複数の第１のＭＩＳトラン
ジスタを並べて形成される第１の行と、前記半導体基板
上に複数の第２のＭＩＳトランジスタを並べて形成され
る第２の行とをそれぞれ複数行ずつ備えるゲートアレー
であって、前記第１の行における所定の構成部材の形状
と前記第２の行における所定の構成部材の形状との間に
外観として認識可能な差異を設けたことを特徴とする。
【０００９】第２の発明のゲートアレーによれば、第１
の発明のゲートアレーにおいて、前記所定の構成部材は
ゲート電極のコンタクトパッド部であることを特徴とす
る。
【００１０】第３の発明のゲートアレーによれば、第２
の発明のゲートアレーにおいて、前記ゲート電極におい
て前記コンタクトパッド部は凸部を構成し、一つの行内
における前記凸部の向きは所定の規則に従って配向され
ており、前記所定の規則が前記第１の行と前記第２の行
との間で異なることを特徴とする。
【００１１】第４の発明のゲートアレーによれば、第３
の発明のゲートアレーにおいて、前記凸部の向きは、前
記第１の行と前記第２の行との間で逆方向に向いてお
り、前記第１の行の前記コンタクトパッド部の中心線
と、前記第２の行の前記コンタクトパッド部の中心線が
ほぼ同一直線上にあることを特徴とする。
【００１２】第５の発明のゲートアレーによれば、第２
または第３の発明のゲートアレーにおいて、前記凸部の
向きは、前記第１の行と前記第２の行との間で逆方向に
向いており、前記第１の行の前記ゲート電極における前
記コンタクトパッド部以外の部分の中心線と、前記第２
の行の前記ゲート電極における前記コンタクトパッド部
以外の部分の中心線がほぼ同一直線上にあることを特徴
とする。
【００１３】第６の発明のゲートアレーによれば、第３
の発明のゲートアレーにおいて、前記所定の規則は、互
いに異なる情報に対応づけられた複数の配向を規定する
ことを特徴とする。
【００１４】第７の発明のゲートアレーによれば、第１
の発明のゲートアレーにおいて、前記所定の部材はフィ
ールド酸化膜であることを特徴とする。
【００１５】第８の発明のゲートアレーによれば、第１
の発明のゲートアレーにおいて、前記所定の部材はフィ
ールドシールド電極であることを特徴とする。
【００１６】第９の発明のゲートアレーによれば、第８
の発明のゲートアレーにおいて、前記第１の行と前記第
２の行との間で、前記フィールドシールド電極に設けら
れたボディーコンタクト用の穴の形状に差異を設けたこ
とを特徴とする。
【００１７】第１０の発明のゲートアレーを用いる半導
体集積回路の製造方法は、複数の第１のＭＩＳトランジ
スタを並べる第１の行を半導体基板上に複数行形成する
とともに、前記第１のＭＩＳトランジスタのゲート電極
とはエッチングレートが異なる材料を用いるゲート電極
を有する複数の第２のＭＩＳトランジスタを並べて、前
記半導体基板の外観として前記第１の行の形状とは区別
可能な差異を有する第２の行を複数行形成する工程と、
前記第１の行と前記第２の行との違いを前記差異に基づ
いて判別しつつゲート電極を拡大して認識し、前記第１
の行と前記第２の行とを区別してゲート長を測定する工
程とを備えて構成される。
【００１８】
【発明の実施の形態】
実施の形態１．以下、実施の形態１によるゲートアレー
について図１を用いて説明する。実施の形態１によるゲ
ートアレーの構成のうちの発明にとって重要な部分は、
コンタクトパッド部の形状をグループ毎に変更すること
によってグループ分けの情報を付加する点にある。ここ
でいうグループは、ゲート電極を構成する材料のエッチ
ングレートで分類されている。例えば図１１の行Ｃ１，
Ｃ４，Ｃ５と行Ｃ２，Ｃ３，Ｃ６，Ｃ７がそれぞれＰチ
ャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジ
スタで構成されている。行Ｃ１，Ｃ４，Ｃ５のグループ
を行CC１といい、行Ｃ２，Ｃ３，Ｃ６，Ｃ７のグループ
を行CC２というものとし、また行CC１および行CC２はそ
れぞれＰ型のポリシリコンとＮ型のポリシリコンで形成
されたゲート電極を備えるものとする。図１は実施の形
態１によるコンタクトパッド部の構成例を示す平面図で
ある。行CC１のゲート電極のコンタクトパッド部５の形
状に、例えば図１（ａ）〜（ｆ）に示すような切り欠き
６ａ〜６ｃや出っ張り６ｄ〜６ｆのいずれかを設け、行
CC２のゲート電極のコンタクトパッド部５には切り欠き
６ａ〜６ｃや出っ張り６ｄ〜６ｆを設けない。ここでコ
ンタクトパッド部５とは、ゲート電極４の両端に設けら
れた幅広の部分である。このように行CC１と行CC２との
間でコンタクトパッド部５の形状に差異を設ければ、走
査型電子顕微鏡の視野の中にゲート電極４が一つしか入
らなくてもそのコンタクトパッド部５の形状によって、
視野の中にあるゲート電極がＮチャネルのトランジスタ
のものかＰチャネルのものかの区別をつけられ、測定対
象の導電型等のグループの区別を誤ったり、測定対象の
導電型を確認するために測定に要する時間が長くなると
いった不具合を防止することができる。行CC１と行CC２
のコンタクトパッド部５の形状にこのような差異を設け
た場合、コンタクトパッド部５の差異を確認するための
視野の移動はゲート電極１つ分にも満たないので、測定
処理時間の短縮が十分に図られる。
【００１９】なお、コンタクトパッド部５の形状を例え
ば行CC１の全てのゲート電極４について変更せず、一つ
置きや二つ置きに変更する等のように行CC１の一部のゲ
ート電極４のコンタクトバッド部５を変更しても上記の
場合と同様の効果を奏する。
【００２０】また、ＰチャネルＭＩＳトランジスタとＮ
チャネルＭＩＳトランジスタの両方のコンタクトパッド
部５を変更しても異なる形状としていれば、上記の場合
と同様の効果を奏する。
【００２１】また、実施の形態１の効果を得るために必
要とするコンタクトパッド部５の形状は図１に示した形
状に限られるものではなく、他の形状であってもよく、
走査型電子顕微鏡で観察したときに形状の区別が付くも
のであればよく、上記の場合と同様の効果を奏する。
【００２２】また、一つの行、例えば行CC１のコンタク
トパッド部５の形状として複数の形状を組み合わせても
よい。例えば図１の（ａ）と（ｂ）の形状を交互に用い
てもよく、このような組合せにすることによって行番号
や測定を必要とする行の特定等の他の情報も伝えること
ができ、このような特定の情報を確認するための走査型
電子顕微鏡などの視野の移動を小さくすることで測定の
迅速化が図れ、また測定時間が一定であれば測定個所を
増加して歩留まりの向上等を図ることができる。
【００２３】実施の形態２．実施の形態１によるゲート
アレーではコンタクトパッド部５の形状の変更として切
り欠き６ａ〜６ｃや出っ張り６ｄ〜６ｆ等を設けること
を示したが、実施の形態２によるゲートアレーではコン
タクトパッド部５の凸部の向きをグループ毎に変更する
ことによってグループの区別をする。
【００２４】図２は実施の形態２によるゲートアレーの
構成の一例を示す平面図である。図２に示すように、行
CC１のゲート電極４の凸部７は全て右向きに配置されて
いるのに対し、行CC２のゲート電極４の凸部７は全て左
向きに配置されている。そのため、走査型電子顕微鏡等
で観測したとき、その視野にゲート電極４が一つしか入
らない場合であっても、凸部７の向きによってＮチャネ
ルＭＩＳトランジスタかＰチャネルＭＩＳトランジスタ
かの判断を行える。また、ゲート電極４の一部しか視野
に入らない場合であっても、コンタクトパッド部５を視
野に入れるために視野を少し移動してやればよく、測定
処理時間の短縮が十分に図られる。
【００２５】図２において、符号８で示した一点鎖線
は、ゲート電極４のうちのチャネルに関する領域の行方
向に関しての中心を通る。図２に示すように、同一の列
にある、行CC１のゲート電極４のコンタクトパッド部以
外の部分４ａと行CC２のゲート電極４のコンタクトパッ
ド部以外の部分４ａがともに一点鎖線８を中心線とす
る。つまり、行CC１のゲート電極４のコンタクトパッド
部以外の部分４ａの行方向に関しての中心線と行CC２の
ゲート電極４のコンタクトパッド部以外の部分４ａの行
方向に関しての中心線が一致している。そのため、ソー
ス・ドレインコンタクト９の位置を従来と同じ位置に配
置することができる。ソース・ドレインコンタクト９の
位置を変えないことによりソース・ドレインコンタクト
９に関しては従来と同様の設計が行え、この発明を適用
する際に生じる設計の複雑化を緩和することができる。
【００２６】図３（ａ）は切り欠き６ａを設けたコンタ
クトパッド部５においてコンタクト位置１０が正常に配
置されている状態を示し、図３（ｂ）は切り欠き６ａを
設けたコンタクトパッド部５においてコンタクト位置１
０が正常に配置されていない状態を示している。図３
（ｂ）の領域１１がコンタクトがはみ出した部分で、こ
のような場合には、コンタクトと他の拡散領域とが接続
して不良品となり、歩留まりが低下しやすくなる。それ
に対し、切り欠きを設けない実施の形態２のような構成
では、上述のような原因による歩留まりの低下を防止す
ることができる。
【００２７】なお、図４に示すように、グループが異な
る行CC１，CC２のコンタクトパッド部５の位置を揃えて
もよい。換言すれば、異なる行CC１，CC２のコンタクト
パッド部５の中心線を一致させる。このように配置する
ことによってコンタクトパッド部５に設けられるコンタ
クトの位置１０が従来と変わらないため、ゲートコンタ
クトに関しては従来と同様の設計が行え、この発明を適
用する際に生じる設計の複雑化を緩和することができ
る。図２に示した構成とするかあるいは、図４に示した
構成とするかの選択は、例えば、ゲートコンタクトとソ
ース・ドレインコンタクトの配置の多少によって判断す
ればよい。
【００２８】実施の形態３．実施の形態２によるゲート
アレーでは、一行全て同じ方向にコンタクトパッド部５
の凸部７を向けたが、実施の形態３によるゲートアレー
では、一行で凸部７の向きを組み合わせている。
【００２９】図５は実施の形態３によるゲートアレーの
ゲート電極の配列の一例を示す平面図である。図５に示
すように、行CC１の中のゲート電極４ａ〜４ｆは、コン
タクトパッド部５の凸部７が右に向いているゲート電極
４ａ，４ｂ，４ｄ，４ｅと、凸部７が左に向いているゲ
ート電極４ｃ，４ｆとを含んでいる。一方、行CC２の中
のゲート電極４ｇ〜４ｌは、全て凸部７が右を向いてい
る。例えば、行CC１のような配列をＰチャネルＭＩＳト
ランジスタの行に対応させ、行CC２のような配列をＮチ
ャネルＭＩＳトランジスタの行に対応させれば、ゲート
アレーの一部を拡大して観測している場合であっても、
観測の対象となっているゲート電極がＮチャネルトラン
ジスタのものかＰチャネルトランジスタのものかを判断
することができる。例えば、図５のように配置されてい
ると、多くとも隣接する３列のゲート電極のコンタクト
パッド部５の向きを観ればその行がＰ型とＮ型のうちの
どのグループに属するかを判断できる。
【００３０】実施の形態３によるゲートアレーのような
構成では、ゲートコンタクト及びソース・ドレインコン
タクトの位置を従来のようにＰチャネルトランジスタと
Ｎチャネルトランジスタに係わらず同じにすることがで
きないため、実施の形態２の場合に比べ、設計が少し複
雑になるが、配列の規則を工夫することで、その行がＰ
チャネルＭＩＳトランジスタを配列したものかＮチャネ
ルＭＩＳトランジスタを配列したものかを判別するため
の情報以外の情報を含めることができる。
【００３１】例えば、３列を一組として、凸部７の向き
が「右左左」を「０」に対応させ、「右右左」を「１」
に対応させることによって、凸部７が右向きのゲート電
極と左向きのゲート電極に挟まれているゲート電極の向
きが右か左かで「１」と「０」の判別ができる。また、
この一組の区切りは、左端に右向きがあり右端に左向き
があるか否かで判断できる。このような組合せによって
検査時に必要な情報として行番号や測定を必要とする行
の特定等の他の情報も伝えることができ、測定の迅速化
が図れ、測定時間が一定であれば測定個所を増加して歩
留まりの向上等を図ることができる。
【００３２】実施の形態４．実施の形態１〜３ではゲー
ト電極の形状を異なるグループに属する行毎に変化させ
る構成について説明したが、行のゲート電極以外の構成
要素の形状を変化させてもよい。実施の形態４によるゲ
ートアレーでは、ゲート電極よりも下にあるレイヤの形
状、ここではフィールド酸化膜の形状を異ならせてい
る。
【００３３】図６は実施の形態４によるゲートアレーの
構成の一例について説明するための斜視図である。図６
に示すゲートアレーは、ＬＯＣＯＳ分離を用いてＮチャ
ネルＭＩＳトランジスタが形成されている行とＰチャネ
ルＭＩＳトランジスタが形成されている行を分離してい
る。このＬＯＣＯＳ分離に用いるフィールド酸化膜１
５，１６は、ゲート電極４の下に形成される。このフィ
ールド酸化膜１５，１６の形状を区別したグループ毎に
異ならせることによって、行CC１に形成されているトラ
ンジスタと行CC２に形成されているトランジスタの導電
型が異なるという情報が与えられる。具体的には、フィ
ールド酸化膜１５には、ゲート電極４が形成される側と
は反対側の端部に窪み１７が配置される。図６に示す例
では、窪み１７は２つのゲート電極４に対し１つの割合
で設けられている。窪み１７を設ける割合は、このよう
な割合に限定されるものではなく、もっと多くてもまた
少なくても上記実施の形態４と同様の効果を奏する。ま
た、フィールド酸化膜１５，１６の形状に差異を設ける
のに窪み１７を用いたが、形状の差異を設けるのに例え
ば凸部を設けてもよく、外部から視認できる形状であれ
ばその他の形状の差異であってもよく、上記実施の形態
４と同様の効果を奏する。
【００３４】このようにフィールド酸化膜１５，１６の
形状を変更してゲート電極４の形状をそのままとするこ
とにより、従来に対し設計の仕様を変更する必要がな
く、製造工程を複雑にしなくても済む。
【００３５】実施の形態５．実施の形態４ではいわゆる
シーオブゲートタイプのゲートアレーについて説明し
た。一方、実施の形態５によるゲートアレーは、一行の
中でもフィールドが幾つかに分割されているゲートアレ
ーを対象とする。図７は実施の形態５によるゲートアレ
ーの構成の一例を示す平面図である。図７に示すのは、
行CC１，CC２の中の一つのフィールドであって、行CC
１，CC２の他のフィールドは図示省略されている。例え
ば、行CC１にＰチャネルＭＩＳトランジスタが、行CC２
にＮチャネルＭＩＳトランジスタが配置されているとす
ると、その導電型を区別するためにフィールドの外周に
設けられているのがマーク２１である。マーク２１は、
フィールド酸化膜２０を形成するためのマスクの平面形
状を変え、フィールド酸化膜２０を変形して形成され
る。マーク２１を形成する位置は、フィールドの角に限
られるものではなく、またその個数も一つとは限らな
い。
【００３６】実施の形態６．次に、実施の形態６による
ゲートアレーについて図８を用いて説明する。図８は実
施の形態６によるゲートアレーの構成の一例を説明する
ための斜視図である。図８において、行CC１にはＰチャ
ネルＭＩＳトランジスタが配置され、行CC２にはＮチャ
ネルＭＩＳトランジスタが配置されているものとする。
図８に示すゲートアレーはフィールドシールド分離によ
って異なる行のトランジスタ間の分離をする。トランジ
スタの導電型を区別するために、フィードシールド電極
２５，２７の幅を違えている。図８に示す例では、幅の
広いフィールドシールド電極２５を持つ行CC１にＰチャ
ネルトランジスタが配置され、幅の狭いフィールドシー
ルド電極２７を持つ行CC２にＮチャネルＭＩＳトランジ
スタが配置されることを示している。フィールドシール
ド電極２５，２７の幅の違いは、フィールドシールド電
極２５，２７を覆う絶縁膜２６，２８の幅の違いとし
て、走査型電子顕微鏡等で観測することができる。
【００３７】フィールドシールド電極２５，２７がＰ型
のポリシリコンで形成されているときには、仕事関数の
関係でＰチャネルＭＩＳトランジスタ側の分離耐圧が低
下する。上述のような条件下では、分離耐圧を高くする
ためにはフィールドシールド電極２７に対しフィールド
シールド電極２５の方を広く設定する方が有利である。
なお、分離耐圧に余裕があるときには、通常の場合に比
べてフィールドシールド電極２７の方を狭くするように
設計してもよく、半導体チップ１の集積度を向上させる
には有利である。逆に、フィールドシールド電極２５，
２７がＮ型のポリシリコンで形成されているときには、
仕事関数の関係でＮチャネルＭＩＳトランジスタ側の分
離耐圧が低下する。このような条件下では、分離耐圧を
高くするためにはフィールドシールド電極２５に対しフ
ィールドシールド電極２７の方を広く設定する方が有利
である。なお、分離耐圧に余裕があるときには、通常の
場合に比べてフィールドシールド電極２５の方を狭くす
るように設計してもよく、半導体チップ１の集積度を向
上させるには有利である。
【００３８】実施の形態７．次に、実施の形態７による
ゲートアレーについて図９及び図１０を用いて説明す
る。図９に示すように、ボディーコンタクトを取るため
にフィールドシールド電極３０，３３に明けられる穴の
形状を変えることによってＰチャネルＭＩＳトランジス
タかＮチャネルＭＩＳトランジスタかを区別する情報を
与えることができる。例えば、図９において、符号３２
で示されたゲート電極４の２つの行がＮチャネルＭＩＳ
トランジスタで構成され、符号３５で示されたゲート電
極４の２つの行がＰチャネルＭＩＳトランジスタで構成
されているものとする。ボディコンタクト用の穴３１
は、その形状によって穴３１の両側に配置されるゲート
電極４がＮチャネルＭＩＳトランジスタのものであるこ
とを表す。また、ボディコンタクト用の穴３４は、その
形状によって穴３４の両側に配置されるゲート電極４が
ＰチャネルＭＩＳトランジスタのものであることを表
す。
【００３９】走査型電子顕微鏡の視野の中にゲート電極
４が一つしか入らなくてもボディコンタクト用の穴３１
の形状によって、視野の中にあるゲート電極４がＮチャ
ネルのトランジスタのものかＰチャネルのものかの区別
をつけられ、測定対象の導電型を誤ったり、測定対象の
導電型を確認するために測定に要する時間が長くなると
いった不具合を防止することができる。また、ゲート電
極４の形状や位置関係を従来と同じにできるため、ゲー
ト電極４に関する設計を従来と同様に行うことができ
る。
【００４０】なお、ボディコンタクト用の穴３１，３４
の形状は、図１０（ａ）〜（ｏ）に示すような様々な形
状を用いることが可能である。また、これらの形状を組
み合わせることによって行番号や測定を必要とする行の
特定等の他の情報も伝えることができ、測定の迅速化が
図れ、測定時間が一定であれば測定個所を増加して歩留
まりの向上等を図ることもできる。
【００４１】
【発明の効果】以上説明したように、請求項１記載のゲ
ートアレーまたは請求項１０記載のゲートアレーを用い
る半導体集積回路の製造方法によれば、例えばエッチン
グレートが異なる材料で形成されたゲート電極を区別し
ながら例えばゲート長を測定するときに、第１の行の形
状と第２の行の形状の差異によって区別することがで
き、測定対象のゲート電極材料を誤るのを防止でき、ま
たゲート電極材料を確認するための時間を短縮すること
ができるという効果がある。
【００４２】請求項２記載のゲートアレーによれば、ゲ
ート電極のコンタクトパッド部の形状によって、すなわ
ちゲート電極のみの観測で第１の行と第２の行の区別が
でき、測定の迅速化を図ることができるという効果があ
る。
【００４３】請求項３記載のゲートアレーによれば、凸
部の向きという比較的大きな形状の違いであるため、形
状の差異の区別が容易にできるという効果がある。
【００４４】請求項４記載のゲートアレーによれば、第
１の行と第２の行のソース・ドレインコンタクトの位置
を同一直線上に配置することができ、ソース・ドレイン
コンタクトの位置に関する設計を従来と同様に行うこと
ができ、設計の複雑化を緩和できるという効果がある。
【００４５】請求項５記載のゲートアレーによれば、ゲ
ート電極のコンタクトパッド部に配置されるコンタクト
の位置を従来と同様に設計することができ、設計の複雑
化を緩和できるという効果がある。
【００４６】請求項６記載のゲートアレーによれば、配
向の組合せによって第１の行か第２の行かを判別する情
報以外の測定に必要な情報を伝達することができ、ゲー
ト電極を拡大したときの視野の移動距離を小さくして、
このような情報伝達が必要な場合に測定の迅速化が図れ
るという効果がある。
【００４７】請求項７記載のゲートアレーによれば、ゲ
ート電極の近傍にあるフィールド酸化膜の観測で第１の
行と第２の行の区別ができるので測定の迅速化を図るこ
とができ、またフィールド酸化膜の形状の変更以外は従
来と同様の設計ができるので設計の複雑化を抑制するこ
とができるという効果がある。
【００４８】請求項８記載のゲートアレーによれば、ゲ
ート電極の近傍にあるフィールドシールド電極の観測で
第１の行と第２の行の区別ができるので測定の迅速化を
図ることができ、またフィールドシールド電極の形状の
変更以外、例えばゲート電極の形状等に関しては従来と
同様の設計ができるので設計の複雑化を抑制することが
できるという効果がある。
【００４９】請求項９記載のゲートアレーによれば、一
行当たりに多数配置されるとともにゲート電極の近傍に
あるボディーコンタクト用の穴の観測で第１の行と第２
の行の区別ができるので測定の迅速化を図ることがで
き、またボディーコンタクト用の穴の変更以外は従来と
同様の設計ができるので設計の複雑化を抑制することが
できるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１によるコンタクトパッド部の構
成例を示す平面図である。
【図２】 実施の形態２によるゲートアレーの構成の一
例を示す平面図である。
【図３】 コンタクトパッド部におけるコンタクト位置
の配置状態について説明するための図である。
【図４】 実施の形態２によるゲートアレーの構成の他
の例を示す平面図である。
【図５】 実施の形態３によるゲートアレーのゲート電
極の配列の一例を示す平面図である。
【図６】 実施の形態４によるゲートアレーの構成の一
例について説明するための斜視図である。
【図７】 実施の形態５によるゲートアレーの構成の一
例を示す平面図である。
【図８】 実施の形態６によるゲートアレーの構成の一
例を説明するための斜視図である。
【図９】 実施の形態７によるゲートアレーの構成の一
例を示す平面図である。
【図１０】 ボディーコンタクト用の穴の形状の例を示
す図である。
【図１１】 ゲートアレーが形成された半導体チップの
構成の一例を示すレイアウト図である。
【図１２】 図１１の一部を拡大した平面図である。
【図１３】 半導体チップのロット間のゲート長のばら
つきを説明するためのグラフである。
【符号の説明】
４ ゲート電極、５ コンタクトパッド部、６ａ〜６ｃ
切り欠き、６ｄ〜６ｆ 出っ張り、７ 凸部、１５，
２０ フィールド酸化膜、２５，２７ フィールドシー
ルド電極、３１，３４ ボディーコンタクト用の穴。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に複数の第１のＭＩＳトラ
    ンジスタを並べて形成される第１の行と、前記半導体基
    板上に複数の第２のＭＩＳトランジスタを並べて形成さ
    れる第２の行とをそれぞれ複数行ずつ備えるゲートアレ
    ーであって、 前記第１の行における所定の構成部材の形状と前記第２
    の行における所定の構成部材の形状との間に外観として
    認識可能な差異を設けたことを特徴とする、ゲートアレ
    ー。
  2. 【請求項２】 前記所定の構成部材はゲート電極のコン
    タクトパッド部であることを特徴とする、請求項１記載
    のゲートアレー。
  3. 【請求項３】 前記ゲート電極において前記コンタクト
    パッド部は凸部を構成し、 一つの行内における前記凸部の向きは所定の規則に従っ
    て配向されており、 前記所定の規則が前記第１の行と前記第２の行との間で
    異なることを特徴とする、請求項２記載のゲートアレ
    ー。
  4. 【請求項４】 前記凸部の向きは、前記第１の行と前記
    第２の行との間で逆方向に向いており、 前記第１の行の前記コンタクトパッド部の中心線と、前
    記第２の行の前記コンタクトパッド部の中心線がほぼ同
    一直線上にあることを特徴とする、請求項３記載のゲー
    トアレー。
  5. 【請求項５】 前記凸部の向きは、前記第１の行と前記
    第２の行との間で逆方向に向いており、 前記第１の行の前記ゲート電極における前記コンタクト
    パッド部以外の部分の中心線と、前記第２の行の前記ゲ
    ート電極における前記コンタクトパッド部以外の部分の
    中心線がほぼ同一直線上にあることを特徴とする、請求
    項２または請求項３記載のゲートアレー。
  6. 【請求項６】 前記所定の規則は、互いに異なる情報に
    対応づけられた複数の配向を規定することを特徴とす
    る、請求項３記載のゲートアレー。
  7. 【請求項７】 前記所定の部材はフィールド酸化膜であ
    ることを特徴とする、請求項１記載のゲートアレー。
  8. 【請求項８】 前記所定の部材はフィールドシールド電
    極であることを特徴とする、請求項１記載のゲートアレ
    ー。
  9. 【請求項９】 前記第１の行と前記第２の行との間で、
    前記フィールドシールド電極に設けられたボディーコン
    タクト用の穴の形状に差異を設けたことを特徴とする、
    請求項８記載のゲートアレー。
  10. 【請求項１０】 複数の第１のＭＩＳトランジスタを並
    べる第１の行を半導体基板上に複数行形成するととも
    に、前記第１のＭＩＳトランジスタのゲート電極とはエ
    ッチングレートが異なる材料を用いるゲート電極を有す
    る複数の第２のＭＩＳトランジスタを並べて、前記半導
    体基板の外観として前記第１の行の形状とは区別可能な
    差異を有する第２の行を複数行形成する工程と、 前記第１の行と前記第２の行との違いを前記差異に基づ
    いて判別しつつゲート電極を拡大して認識し、前記第１
    の行と前記第２の行とを区別してゲート長を測定する工
    程とを備えるゲートアレーを用いる半導体集積回路の製
    造方法。
JP9285132A 1997-10-17 1997-10-17 ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法 Pending JPH11121722A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9285132A JPH11121722A (ja) 1997-10-17 1997-10-17 ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
US09/044,927 US6207979B1 (en) 1997-10-17 1998-03-20 Gate array and manufacturing method of semiconductor integrated circuit using gate array
US09/741,340 US6300230B2 (en) 1997-10-17 2000-12-21 Gate array and manufacturing method of semiconductor integrated circuit using gate array
US09/906,094 US6538269B2 (en) 1997-10-17 2001-07-17 Gate array and manufacturing method of semiconductor integrated circuit using gate array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9285132A JPH11121722A (ja) 1997-10-17 1997-10-17 ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法

Publications (1)

Publication Number Publication Date
JPH11121722A true JPH11121722A (ja) 1999-04-30

Family

ID=17687528

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9285132A Pending JPH11121722A (ja) 1997-10-17 1997-10-17 ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法

Country Status (2)

Country Link
US (3) US6207979B1 (ja)
JP (1) JPH11121722A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121722A (ja) * 1997-10-17 1999-04-30 Mitsubishi Electric Corp ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
CN102124555B (zh) * 2009-10-19 2014-05-14 松下电器产业株式会社 半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6047441A (ja) * 1983-08-26 1985-03-14 Fujitsu Ltd 半導体集積回路
JP2559397B2 (ja) 1987-03-16 1996-12-04 株式会社日立製作所 半導体集積回路装置及びその製造方法
DE69034088T2 (de) * 1989-04-19 2004-02-05 Seiko Epson Corp. Halbleiteranordnung
JP2850457B2 (ja) 1989-05-31 1999-01-27 ジェイエスアール株式会社 帯電防止性樹脂組成物
US5298774A (en) * 1990-01-11 1994-03-29 Mitsubishi Denki Kabushiki Kaisha Gate array system semiconductor integrated circuit device
US5838040A (en) * 1997-03-31 1998-11-17 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling in sense
US5882973A (en) * 1997-01-27 1999-03-16 Advanced Micro Devices, Inc. Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles
JPH11121722A (ja) * 1997-10-17 1999-04-30 Mitsubishi Electric Corp ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法

Also Published As

Publication number Publication date
US6538269B2 (en) 2003-03-25
US6207979B1 (en) 2001-03-27
US6300230B2 (en) 2001-10-09
US20010003052A1 (en) 2001-06-07
US20010038107A1 (en) 2001-11-08

Similar Documents

Publication Publication Date Title
US6563320B1 (en) Mask alignment structure for IC layers
US5646452A (en) Registration accuracy measurement mark for semiconductor devices
US5319224A (en) Integrated circuit device having a geometry to enhance fabrication and testing and manufacturing method thereof
JP2998832B2 (ja) 半導体装置のパターン形成方法
JPH0964139A (ja) 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法
JPH11121722A (ja) ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
US8674355B2 (en) Integrated circuit test units with integrated physical and electrical test regions
KR20020082757A (ko) 반도체 장치
CN114371325A (zh) 电流传感芯片
US5780316A (en) Linewidth control apparatus and method
JPH1126343A (ja) 半導体装置及びそのマスク位置合わせズレ寸法測定方法
JP2001291754A (ja) 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法
JP2630231B2 (ja) チェック用パターンを有する半導体装置
JP2839469B2 (ja) マスク合わせずれ測定用パターン及びその測定方法
KR0184262B1 (ko) 반도체 장치
KR100293711B1 (ko) 미세 게이트 선폭을 갖는 모스트랜지스터의 특성검사를 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치
JP3757728B2 (ja) マスク合わせずれ評価用パターン
JPH07302824A (ja) パターン層の位置測定方法並びにテストパターン層及びその形成方法
KR100665190B1 (ko) 게이트 미스얼라인 측정 구조 및 그 측정 방법
JPH0224391B2 (ja)
JPH1012690A (ja) チェック用パターンを有する半導体装置
KR20040093939A (ko) 픽셀의 특성 평가용 테스트패턴이 내장된 씨모스 이미지센서
JPH02112702A (ja) Ｍｏｓ形トランジスタ定数測定用パターン
JPS6184847A (ja) ゲ−トアレイマスタスライス集積回路装置
JP2002110752A (ja) 半導体装置およびその試験方法