JP3757728B2 - マスク合わせずれ評価用パターン - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハをチップとして切り出すダイシング以前に構成されているＴＥＧ（Test Element Group）に係り、特に半導体装置製造のウェハ工程におけるマスク合わせずれを検出、評価するマスク合わせずれ評価用パターンに関する。
【０００２】
【従来の技術】
近年、半導体装置の大規模集積化、デザインルールの縮小化が著しい。これに伴い、半導体素子の製造にはイオン注入、リソグラフィ工程等における複雑で微細なマスクが複数使用される。このため、各マスク工程毎に回路パターンとは別に、ＴＥＧ（Test Element Group）と呼ばれる検査専用のパターンを構成している。このようなＴＥＧの中に、例えばマスク合わせずれによって起こるトランジスタ素子の電気的変動を評価するパターンがある。
【０００３】
図５は、ＭＯＳトランジスタ素子を評価する従来のＴＥＧの一例を示す平面図である。例えば五角形（三〜六角形もあり得る）のモニターＴＥＧであって、半導体ウェハを集積回路チップとして切り出すダイシング以前のスクライブラインに構成されているパターンである（以下、ＴＥＧパターンと称する）。
【０００４】
ＴＥＧパターンは、例えばＰ型（図ではＰ- 表示）の半導体基板５１上に、五角形のＮ型のウェルパターン（図ではＮ- 表示）５２が形成されている。ゲート絶縁膜（図示せず）を介してこのウェルパターン５２の外周を跨ぐように所定幅のポリシリコンゲートパターン５３が形成されている。このポリシリコンゲートパターン５３をマスクにＮ型のソース，ドレイン拡散層（図ではＮ+ 表示）５４が形成されている。
【０００５】
上記ウェルパターン５２は、図示しないチップ領域における実際の素子形成に必要なウェルの形成と同一工程のイオン注入マスクに従って形成される。上記ポリシリコンゲートパターン５３は、図示しないチップ領域における実際の素子形成に必要なポリシリコンゲートと同一工程のリソグラフィ工程によって形成される。さらに、ソース，ドレイン拡散層５４は、図示しないチップ領域における実際の素子形成に必要な拡散層と同一工程のイオン注入工程によって形成される。
【０００６】
上記ＴＥＧパターンにおいてソース，ドレイン間に測定電流を与える。これにより、しきい値やソース，ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価、その他のトランジスタ特性を測定する。
【０００７】
例えば、上記ＢＶＤＳ特性が許容範囲を越えるような測定値になった場合には、チャネル長Ｌに問題があると評価できる。すなわち、ウェルとポリシリコンゲートのマスク合わせに許容できないずれが生じたことを意味する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記ＴＥＧパターンにおけるＢＶＤＳ特性の評価では、チャネル長Ｌが最も短い部分で決定される。よって、Ｌの変動がＸ方向、Ｙ方向のどのような成分比で起きているのか、分離できず、マスク合わせずれの詳細なずれ量の測定、解析をすることが困難である。
【０００９】
一方、マスクのずれ量を評価するには、従来からバーニアパターンが知られている。バーニアパターンは、一般的に櫛形のパターンを対向させた組み合わせパターンであり、光学顕微鏡等にて観察する目視評価である。この評価手法は検査に時間を要し、ウェハロット毎に測定するとスループットが非常に悪くなる。このようなことから、やはり電気的にマスク合わせずれが検査、評価できるような構成が望ましい。
【００１０】
本発明は、上記のような事情を考慮してなされたもので、その課題は、より詳細なマスク合わせずれの情報が電気的に取得できるマスク合わせずれ評価用パターンを提供することにある。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係るマスク合わせずれ評価用パターンは、半導体ウェハ上の素子形成に関する複数工程でのアライメントを評価するパターンであって、半導体基板上の所定領域に設けられた第１のウェルパターンと、このウェルパターンに絶縁膜を介し、ウェルパターンにおいて線対称的にそれぞれ対向させウェルパターンの外周の一部を跨ぐようにＹ方向に長く形成された所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第１の検出用パターンと、前記半導体基板上の所定領域において前記第１の検出用パターンから所定距離離間して設けられた第２のウェルパターンと、このウェルパターンに絶縁膜を介し、ウェルパターンにおいて線対称的にそれぞれ対向させウェルパターンの外周の一部を跨ぐようにＸ方向に長く形成された所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第２の検出用パターンとを具備したことを特徴とする。
【００１２】
本発明の請求項２に係るマスク合わせずれ評価用パターンは、半導体ウェハ上の素子形成に関する複数工程でのアライメントを評価するパターンであって、半導体基板上の所定領域に設けられた第１の２つのウェルパターンと、この２つのウェルパターンに絶縁膜を介し、２つのウェルパターンに関し線対称的で対向する外周の一部を跨ぐようにＹ方向に長く形成されたそれぞれ所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第１の検出用パターンと、前記半導体基板上の所定領域において前記第１の検出用パターンから所定距離離間して設けられた第２の２つのウェルパターンと、この２つのウェルパターンに絶縁膜を介し、２つのウェルパターンに関し線対称的で対向する外周の一部を跨ぐようにＸ方向に長く形成されたそれぞれ所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第２の検出用パターンとを具備したことを特徴とする。
【００１３】
本発明のマスク合わせずれ評価用パターンによれば、第１の検出用パターンにおいて、２つのポリシリコンゲートパターンそれぞれに関するＭＯＳトランジスタ素子が構成される。これらのＭＯＳトランジスタ素子の耐圧比較により、Ｘ方向に対するずれ量が検出される。さらに、第２の検出用パターンにおいて、２つのポリシリコンゲートパターンそれぞれに関するＭＯＳトランジスタ素子が構成される。これらのＭＯＳトランジスタ素子の耐圧比較により、Ｙ方向に対するずれ量が検出される。
【００１４】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係るマスク合わせずれ評価用パターンの構成を示す平面図である。半導体ウェハを集積回路チップとして切り出すダイシング以前のスクライブラインにＴＥＧ（Test Element Group）パターンとして形成されており、同図（ａ），（ｂ）２つの組合わせ構成となっている。
【００１５】
上記ＴＥＧパターンは次のように構成されている。まず、図１（ａ）について構成を説明する。例えばＰ型（図ではＰ- 表示）のシリコン基板１１を有するＴＥＧパターン領域上に、第１のＮ型のウェルパターン（図ではＮ- 表示）１２が形成されている。ウェルパターン１２は、例えばＹ方向に長い縦長の方形領域である。絶縁膜１３を介してこのウェルパターン１２の外周の一部を跨ぐように所定幅で２つのポリシリコンゲートパターン１４１，１４２が形成されている。ポリシリコンゲートパターン１４１，１４２は、ウェルパターン１２のＹ方向に沿って長く互いに線対称的に形成されている。この２つのポリシリコンゲートパターン１４１，１４２をマスクとした自己整合的な配置でもってＮ型のソース，ドレイン拡散層（図ではＮ+ 表示）１５１，１５２，１５３が所定領域形成されている。このような構成によって第１の検出用パターンが形成されている。
【００１６】
次に、図１（ｂ）の構成について説明する。上記Ｐ型（図ではＰ- 表示）基板１１を有するＴＥＧパターン領域上に、第１の検出用パターンから所定距離離間して、第２のＮ型のウェルパターン（図ではＮ- 表示）２２が形成されている。ウェルパターン２２は、例えばＸ方向に長い横長の方形領域である。絶縁膜２３を介してこのウェルパターン２２の外周の一部を跨ぐように所定幅で２つのポリシリコンゲートパターン２４１、２４２が形成されている。ポリシリコンゲートパターン２４１、２４２は、ウェルパターン２２のＸ方向に沿って長く互いに線対称的に形成されている。この２つのポリシリコンゲートパターン２４１，２４２をマスクとした自己整合的な配置でもってＮ型のソース，ドレイン拡散層（図ではＮ+ 表示）２５１，２５２，２５３が所定領域形成されている。このような構成によって第２の検出用パターンが形成されている。
【００１７】
上記第１、第２の検出用パターンにおいて、ウェルパターン１２，２２は、図示しないチップ領域における実際の素子形成に必要なウェルの形成と同一工程のイオン注入マスクに従って形成される。上記絶縁膜１３，２３は、図示しないチップ領域における実際の素子形成に必要な絶縁膜形成と同一工程で形成される。上記ポリシリコンゲートパターン１４１，１４２，２４１，２４２は、図示しないチップ領域における実際の素子形成に必要なポリシリコンゲートと同一工程のリソグラフィ工程によって形成される。さらに、ソース，ドレイン拡散層１５１，１５２，１５３，２５１，２５２，２５３は、図示しないチップ領域における実際の素子形成に必要な拡散層と同一工程のイオン注入工程によって形成される。
【００１８】
上記図１（ａ）の第１の検出用パターンと、図１（ｂ）の第２の検出用パターンは、それぞれ同一のパターンをそれぞれＹ方向、Ｘ方向を長手方向として配置することが好ましい。
【００１９】
図２は、図１（ａ）または図１（ｂ）に示す、Ｆ３−Ｆ３線に沿う断面図である。第１の検出用パターンでは、２つのポリシリコンゲートパターン１４１，１４２それぞれに関するＭＯＳトランジスタ素子Ｍ１１，Ｍ１２が構成される。これらのＭＯＳトランジスタ素子Ｍ１１，Ｍ１２の耐圧比較により、Ｘ方向に対するマスク合わせずれ量が検出される。
【００２０】
例えば、ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２各々のゲートＧ−１，Ｇ−２及びドレインＤの印加電圧を固定し、ソースＳ−１，Ｓ−２に印加する電圧をパラメータとして変化させる。これにより、ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２それぞれのソース，ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価を行なう。ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２どちらのチャネル長Ｌがどれだけ短いかによるＢＶＤＳ特性の結果が、Ｘ方向に対するマスク合わせずれ量の解析に寄与する。
【００２１】
また、第２の検出用パターンでは、２つのポリシリコンゲートパターン２４１，２４２それぞれに関するＭＯＳトランジスタ素子Ｍ２１，Ｍ２２が構成される。これらのＭＯＳトランジスタ素子Ｍ２１，Ｍ２２の耐圧比較により、Ｙ方向に対するマスク合わせずれ量が検出される。
【００２２】
例えば、ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２各々のゲートＧ−１，Ｇ−２及びドレインＤの印加電圧を固定し、ソースＳ−１，Ｓ−２に印加する電圧をパラメータとして変化させる。これにより、ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２それぞれのソース，ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価を行なう。ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２どちらのチャネル長Ｌがどれだけ短いかによるＢＶＤＳ特性の結果が、Ｙ方向に対するマスク合わせずれ量の解析に寄与する。
【００２３】
図３（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係るマスク合わせずれ評価用パターンの構成を示す平面図である。半導体ウェハを集積回路チップとして切り出すダイシング以前のスクライブラインにＴＥＧパターンとして形成されており、同図（ａ），（ｂ）２つの組合わせ構成となっている。前記第１実施形態と同様箇所には同一の符号を付す。
【００２４】
上記ＴＥＧパターンは次のように構成されている。まず、図２（ａ）について構成を説明する。例えばＰ型（図ではＰ- 表示）のシリコン基板１１を有するＴＥＧパターン領域上に、第１の２つのＮ型ウェルパターン（図ではＮ- 表示）１２ａ，１２ｂが形成されている。ウェルパターン１２ａ，１２ｂは実質的に同じ形で、例えばＹ方向に長い縦長の方形領域である。絶縁膜１３を介してこの２つのウェルパターン１２ａ．１２ｂに関し、線対称的で対向する外周の一部を跨ぐように所定幅で２つのポリシリコンゲートパターン１４１、１４２が形成されている。ポリシリコンゲートパターン１４１、１４２は、各ウェルパターン１２ａ，１２ｂのＹ方向に沿って長く互いに線対称的に形成されている。この２つのポリシリコンゲートパターン１４１，１４２をマスクとした自己整合的な配置でもってＮ型のソース，ドレイン拡散層（図ではＮ+ 表示）１５１，１５２，１５３が所定領域形成されている。このような構成によって第１の検出用パターンが形成されている。
【００２５】
次に、図３（ｂ）の構成について説明する。上記Ｐ型（図ではＰ- 表示）基板１１を有するＴＥＧパターン領域上に、第１の検出用パターンから所定距離離間して、第２の２つのＮ型ウェルパターン（図ではＮ- 表示）２２ａ，２２ｂが形成されている。ウェルパターン２２ａ，２２ｂは実質的に同じ形で、例えばＸ方向に長い横長の方形領域である。絶縁膜２３を介してこの２つのウェルパターン２２ａ，２２ｂに関し、線対称的で対向する外周の一部を跨ぐように所定幅で２つのポリシリコンゲートパターン２４１、２４２が形成されている。ポリシリコンゲートパターン２４１、２４２は、各ウェルパターン２２ａ，２２ｂのＸ方向に沿って長く互いに線対称的に形成されている。この２つのポリシリコンゲートパターン２４１，２４２をマスクとした自己整合的な配置でもってＮ型のソース，ドレイン拡散層（図ではＮ+ 表示）２５１，２５２，２５３が所定領域形成されている。このような構成によって第２の検出用パターンが形成されている。
【００２６】
上記第１、第２の検出用パターンにおいて、ウェルパターン１２ａ，１２ｂ，２２ａ，２２ｂは、図示しないチップ領域における実際の素子形成に必要なウェルの形成と同一工程のイオン注入マスクに従って形成される。上記絶縁膜１３，２３は、図示しないチップ領域における実際の素子形成に必要な絶縁膜形成と同一工程で形成される。上記ポリシリコンゲートパターン１４１，１４２，２４１，２４２は、図示しないチップ領域における実際の素子形成に必要なポリシリコンゲートと同一工程のリソグラフィ工程によって形成される。さらに、ソース，ドレイン拡散層１５１，１５２，１５３，２５１，２５２，２５３は、図示しないチップ領域における実際の素子形成に必要な拡散層と同一工程のイオン注入工程によって形成される。
【００２７】
上記図３（ａ）の第１の検出用パターンと、図３（ｂ）の第２の検出用パターンは、それぞれ同一のパターンをそれぞれＹ方向、Ｘ方向を長手方向として配置することが好ましい。
【００２８】
図４は、図３（ａ）または図３（ｂ）に示す、Ｆ４−Ｆ４線に沿う断面図である。第１の検出用パターンでは、２つのポリシリコンゲートパターン１４１，１４２それぞれに関するＭＯＳトランジスタ素子Ｍ１１，Ｍ１２が構成される。これらのＭＯＳトランジスタ素子Ｍ１１，Ｍ１２の耐圧比較により、Ｘ方向に対するマスク合わせずれ量が検出される。
【００２９】
例えば、ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２各々のゲートＧ−１，Ｇ−２及びソースＳ−１，Ｓ‐２の印加電圧を固定し、ドレインＤに印加する電圧をパラメータとして変化させる。これにより、ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２それぞれのソース，ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価を行なう。ＭＯＳトランジスタ素子Ｍ１１，Ｍ１２どちらのチャネル長Ｌがどれだけ短いかによるＢＶＤＳ特性の結果が、Ｘ方向に対するマスク合わせずれ量の解析に寄与する。
【００３０】
また、第２の検出用パターンでは、２つのポリシリコンゲートパターン２４１，２４２それぞれに関するＭＯＳトランジスタ素子Ｍ２１，Ｍ２２が構成される。これらのＭＯＳトランジスタ素子Ｍ２１，Ｍ２２の耐圧比較により、Ｙ方向に対するマスク合わせずれ量が検出される。
【００３１】
例えば、ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２各々のゲートＧ−１，Ｇ−２及びドレインＤの印加電圧を固定し、ソースＳ−１，Ｓ−２に印加する電圧をパラメータとして変化させる。これにより、ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２それぞれのソース，ドレイン間のブレークダウン電圧（ＢＶＤＳ特性）の評価を行なう。ＭＯＳトランジスタ素子Ｍ２１，Ｍ２２どちらのチャネル長Ｌがどれだけ短いかによるＢＶＤＳ特性の結果が、Ｙ方向に対するマスク合わせずれ量の解析に寄与する。
【００３２】
上記各実施形態によれば、第１の検出用パターンで構成されるそれぞれのＭＯＳトランジスタ素子の耐圧比較をする。さらに、第２の検出用パターンで構成されるそれぞれのＭＯＳトランジスタ素子の耐圧比較をする。これにより、ウェルとゲートのＸ方向に対するマスク合わせのずれ量、Ｙ方向に対するマスク合わせのずれ量が別々に検出できる。すなわち、マスク合わせがどのような成分で誤差を有しているかの詳細な解析が電気的に達成される。この結果、本発明を適用して、より短い時間で容易に適正なアライメントを維持できる製造管理が期待できる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、第１、第２の検出用パターンによって、それぞれ構成されるＭＯＳトランジスタ素子が耐圧比較される。これにより、Ｘ方向、Ｙ方向に対するマスクずれ量が別々に検出、評価できる。この結果、より詳細なマスク合わせずれの情報が電気的に取得できるようになり、短時間に容易にアライメントの管理が期待できるマスク合わせずれ評価用パターンを提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係るマスク合わせずれ評価用パターンの構成を示す平面図である。
【図２】図１（ａ）または図１（ｂ）に示す、Ｆ３−Ｆ３線に沿う断面図である。
【図３】（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係るマスク合わせずれ評価用パターンの構成を示す平面図である。
【図４】図３（ａ）または図３（ｂ）に示す、Ｆ４−Ｆ４線に沿う断面図である。
【図５】ＭＯＳトランジスタ素子を評価する従来のＴＥＧの一例を示す平面図である。
【符号の説明】
１１…シリコン基板
１２，１２ａ，１２ｂ…第１のウェルパターン
２２，２２ａ，２２ｂ…第２のウェルパターン
１３，２３…絶縁膜
１４１，１４２，２４１，２４２…ポリシリコンゲートパターン
１５１，１５２，１５３，２５１，２５２，２５３…ソース，ドレイン拡散層
Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２…ＭＯＳトランジスタ素子

Claims (3)

1. 半導体ウェハ上の素子形成に関する複数工程でのアライメントを評価するパターンであって、
   半導体基板上の所定領域に設けられた第１のウェルパターンと、このウェルパターンに絶縁膜を介し、ウェルパターンにおいて線対称的にそれぞれ対向させウェルパターンの外周の一部を跨ぐようにＹ方向に長く形成された所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第１の検出用パターンと、
   前記半導体基板上の所定領域において前記第１の検出用パターンから所定距離離間して設けられた第２のウェルパターンと、このウェルパターンに絶縁膜を介し、ウェルパターンにおいて線対称的にそれぞれ対向させウェルパターンの外周の一部を跨ぐようにＸ方向に長く形成された所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第２の検出用パターンと、
   を具備したことを特徴とするマスク合わせずれ評価用パターン。
2. 半導体ウェハ上の素子形成に関する複数工程でのアライメントを評価するパターンであって、
   半導体基板上の所定領域に設けられた第１の２つのウェルパターンと、この２つのウェルパターンに絶縁膜を介し、２つのウェルパターンに関し線対称的で対向する外周の一部を跨ぐようにＹ方向に長く形成されたそれぞれ所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第１の検出用パターンと、
   前記半導体基板上の所定領域において前記第１の検出用パターンから所定距離離間して設けられた第２の２つのウェルパターンと、この２つのウェルパターンに絶縁膜を介し、２つのウェルパターンに関し線対称的で対向する外周の一部を跨ぐようにＸ方向に長く形成されたそれぞれ所定幅の２つのポリシリコンゲートパターンと、この２つのポリシリコンゲートパターンをマスクに自己整合的に配された不純物拡散層を含む第２の検出用パターンと、
   を具備したことを特徴とするマスク合わせずれ評価用パターン。
3. 前記半導体基板上の所定領域は、前記半導体ウェハのスクライブライン上にあることを特徴とする請求項１または２いずれかに記載のマスク合わせずれ評価用パターン。

Images