KR100268785B1 - 반도체 소자의 테스트 패턴 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 패턴 제조방법에 것으로, 액티브 트랜지스터 주변에 리페어 마스크를 레이아웃하여 리페어 식각시 함께 오픈되는 테스트 패턴 구조를 제작함에 의해 PCT 테스트 후 습기가 소자 특성에 영향을 줄 수 있는 범위를 트랜지스터 특성을 측정함으로써 알 수 있게 하여 반도체 소자의 설계 마진폭을 크게 가져갈 수 있어 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 테스트 패턴 제조방법에 관한 것으로, 특히 반도체 소자 신뢰성 테스트를 위한 PCT(Pressure Coooking Test) 테스트시 소자 특성에 영향을 주는 습기 (H2O)의 효과에 대한 측정을 통해 마진을 측정할 수 있는 테스트 패턴 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 신뢰성(Reliability) 특성을 측정하기 위해 PCT를 실시한다.
상기 테스트는 일정 조건 예컨데, 2 기압, 습도 100%, 온도 120℃의 악조건하에서 장시간, 예컨대 약 200시간 정도 방치한 후 소자의 기능 테스트(Function Test)를 실시하여 그 기능의 수행여부가 제대로 이루어 지는 지 판단하는 실험이다.
일반적으로 종래에는 고온, 고압, 고습도하에서 패키지안에 침투한 습기가 소자특성에 영향을 미치지 않도록 칩안에 리페어 박스(Repair Box)나 칩 가딩(Chip guarding)에 실링(sealing) 구조를 하여 습기가 침투하지 못하도록 하고 있지만, 상기와 같은 구조를 설치하는 데 따른 설계면적이 증가하는 단점을 가지고 있다.
또한 소자의 동작에 영향을 미치는 범위를 측정할 수 있는 패턴이 없기 때문에 설계마진의 여유를 가질 수 없어 반도체 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여, PCT 테스트 후 습기(H2O)로 인한 소자의 특성 변화 측정이 용이하도록 테스트 패턴을 형성하는 반도체 소자의 패턴 제조방법을 제공하는데 그 목적이 있다.
제1도는 본 발명에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
제2도는 상기 레이아웃도에서의 A-A선에 따른 단면도.
제3도는 상기 레이아웃도에서의 B-B선에 따른 단면도.
제4도는 본 발명의 다른 실시예에 따른 반도체소자의 테스트 패턴을 도시한 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 불순물 접합영역 6 : 하부절연막
7 : 제1층간절연막(SOG) 8 : 제2층간절연막(PE-TEOS)
2a : 활성영역 마스크 4a : 게이트 전극 마스크
5a : 소오스/드레인 임플란트 마스크 9a : 리페어 마스크
10a : 비아콘택 마스크
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 제조방법은, 실리콘 기판 상에 필드산화막, 게이트산화막, 게이트전극 및 불순물 접합영역을 형성하는 단계와, 전체표면상부에 하부절연막, 제1층간절연막 및 패시베이션막인 제2층간절연막을 각각 적층하는 단계와, 상기 제2층간절연막, 제1층간절연막 및 일정두께의 하부절연막을 식각하여 홈을 형성하되, 게이트 전극을 마스크와 일정거리 이격된 위치에 디자인된 리페어 마스크를 이용한 식각공정으로 형성하는 단계를 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 트랜지스터와, 상기 트랜지스터의 게이트 전극을 형성할 수 있는 게이트전극 마스크(4a)로부터 리페어 마스크(9a) 사이의 거리 “L”를 디자인하고 이들을 이용하여 게이트전극과 그 상부에 형성되는 절연막들을 형성한 다음, 상기 리페어 마스크를 이용한 식각공정으로 상기 절연막들을 식각하여 홈을 형성하고 상기 홈과 게이트전극간의 거리, 즉 게이트전극 마스크와 리페어 마스크 간의 거리 “L”의 변화에 따른 트랜지스터의 문턱전압이나 트랜스 컨덕턴스의 변화량을 측정하여 상기 홈이 구비되는 절연막으로 습기(H2O)가 흡수됨에 따라 소자의 특성 변화를 측정하여 습기에 따른 공정 마진을 확보할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1도 내지 제3도는 본 발명에 따른 반도체소자의 테스트 패턴 제조방법을 도시한 레이아웃도 및 단면도이다.
상기 제1도는, 본 발명에 다른 레이아웃도로서, 트랜지스터를 형성하기 위한 활성영역 마스크(2a), 게이트전극 마스크(4a), 소오스/드레인 임플란트(마스크(5a)와 상기 게이트전극 마스크(4a)로부터의 “L”의 거리를 갖는 리페어 마스크(9a)를 도시한 것이다.
상기 제2도 및 제3도는, 상기 제1도의 A-A 및 B-B 절단면에 따른 반도체소자의 테스트 패턴 제조방법을 도시한 단면도이다.
먼저, 실리콘기판(1) 상에 활성영역 마스크(2a), 즉 소자분리마스크를 이용하여 활성영역을 정의하는 필드산화막(2)을 형성한다.
그리고, 상기 실리콘기판(1) 상부에 게이트산화막(3)과 게이트전극(4)용 도전층을 일정두께 형성하고 이들을 게이트전극마스크(4a)를 이용한 식각공정으로 식각하여 게이트전극(4)를 형성한다.
그리고, 상기 게이트전극(4)을 장벽으로 하여 소오스/드레인 임플란트 마스크(5a)를 이용하여 상기 게이트전극(4)의 양측으로 불순물을 임플란트 하여 불순물 접합영역(5)을 형성함으로써 트랜지스터를 형성한다.
그 다음, 전체표면상부를 평탄화시키는 하부절연막(6)을 형성한다.
그리고, 상기 하부절연막(6) 상부에 제1층간절연막(7)을 일정두께 형성한다.
이때, 상기 제1층간절연막(7)은 SOG(Spin On Glass)를 이용하여 형성한다.
그 다음, 상기 층간절연막(7) 상부에 패시베이션막인 제2층간절연막(8)을 PE-TEOS막으로 형성한다.
후속공정으로 반도체소자의 메인 칩에 구비되는 퓨즈박스(Fuse Box)를 형성 공정시 실시되는 식각공정과 동시에 상기 리페어 마스크(9a)를 이용한 식각공정으로 상기 제2층간절연막(8), 제1층간절연막(7) 및 일정두께의 하부절연막(6)을 식각하여 홈을 형성한다.
이때, 상기 홈과 게이트전극(4)과의 거리는 “L”을 유지한다.
후속공정인 PCT(pressure cooking test) 테스트 공정시 상기 하부절연막(6) 및 제1층간절연막(7)의 노출된 부분을 통하여 상기 실리콘기판(1) 부분 가까이까지 습기 (H2O)가 침투함으로써 반도체소자의 특성을 변화시킨다.
본 발명은 상기 “L”의 길이를 디자인상에서 변경하여 상기 제2도, 제3도의 공정을 실시함으로써 “L”의 길이에 따른 습기 (H2O)의 영향으로 인한 소자의 특성 변화를 측정할 수 있다.
이를 바탕으로 하여 반도체소자의 공정마진을 확보할 수 있도록 디자인할 수 있다.
한편, 트랜지스터의 특성 측정은, 상기 게이트 전극(4)과 불순물 접합영역(5)을 각각 패트에 연결하고 상기 실리콘 기판(1)에 웰 바이어스(Well bias)를 공급하여 측정한다.
제4도는 본 발명의 다른 실시예에 따른 반도체소자의 테스트 패턴 제조방법을 도시한 레이아웃도로서, 상기 제1도의 리페어 마스크(9a) 대신에 비아콘택마스크(10a)를 사용하는 경우를 도시한 것이다.
이상 상술한 바와 같이 본 발명에 따른 반도체소자의 테스트 패턴 제조방법은 활성영역의 트랜지스터 주변에 리페어 마스크를 레이아웃하여 리페어 식각시 함께 오픈되는 테스트 패턴 구조를 제작함으로써 트랜지스터의 특성 측정 공정으로 PCT 테스트 후 습기가 소자 특성에 영향을 줄 수 있는 범위를 측정하여 알 수 있도록 함으로써 반도체 소자의 디자인 공정시 공정마진을 크게 가져갈 수 있고 그에 따른 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
Claims (4)
- 실리콘 기판 상에 필드산화막, 게이트산화막, 게이트전극 및 불순물 접합영역을 형성하는 단계와, 전체표면상부에 하부절연막, 제1층간절연막 및 패시베이션막인 제2층간절연막을 각각 적층하는 단계와, 상기 제2층간절연막, 제1층간절연막 및 일정두께의 하부절연막을 식각하여 홈을 형성하되, 게이트 전극을 마스크와 일정거리 이격된 위치에 디자인된 리페어 마스크를 이용한 식각공정으로 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 제조방법.
- 제1항에 있어서 상기 홈이 구비되는 부분으로 노출된 하부절연막 및 제1층간절연막을 통하여 상기 실리콘 기판으로서 습기 (H2O) 침투로 인한 반도체소자의 특성 변화를 측정하기 위하여 상기 게이트전극 마스크와 리페어 마스크 사이의 거리를 변화시켜 다수의 테스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 제조방법.
- 제2항에 있어서, 상기 반도체소자의 특성 변화는, PCT 전후의 트랜지스터 문턱전압 차이를 측정하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 제조방법.
- 제1항에 있어서, 상기 리페어 마스크 대신 비아콘택홀 마스크를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 테스트 패턴 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030204A KR100268785B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 테스트 패턴 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990005982A KR19990005982A (ko) | 1999-01-25 |
| KR100268785B1 true KR100268785B1 (ko) | 2000-11-01 |
Family
ID=19512968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970030204A KR100268785B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 테스트 패턴 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100268785B1 (ko) |
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| KR100390826B1 (ko) * | 2000-12-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 성능 검증용 테스트 패턴 |
-
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|---|---|
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