JPH0290511A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0290511A JPH0290511A JP63242787A JP24278788A JPH0290511A JP H0290511 A JPH0290511 A JP H0290511A JP 63242787 A JP63242787 A JP 63242787A JP 24278788 A JP24278788 A JP 24278788A JP H0290511 A JPH0290511 A JP H0290511A
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- JP
- Japan
- Prior art keywords
- contact hole
- polycrystalline silicon
- opening
- recessed part
- semiconductor device
- Prior art date
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- Granted
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- 239000004020 conductor Substances 0.000 claims abstract description 8
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Length Measuring Devices By Optical Means (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にパターン形成の相互
位置を設定するための位置検出マークを含む半導体装置
に関する。
位置を設定するための位置検出マークを含む半導体装置
に関する。
従来、半導体装置の製造過程において、複数の工程から
なる拡散層や、薄層等を順次積層して半導体ウェハの主
表面に所要の素子を形成しているが、各工程のパターン
形成の相互位置を設定するために、通常半導体ウェハの
一部に位置検出マークを形成し、この位置検出マークを
後工程で検出することにより、各工程のパターンの位置
設定を行なっている。この位置検出マークは、高精度の
位置合わせを行なう為、位置合わせの必要な複数の工程
毎に逐次形成する必要がある。
なる拡散層や、薄層等を順次積層して半導体ウェハの主
表面に所要の素子を形成しているが、各工程のパターン
形成の相互位置を設定するために、通常半導体ウェハの
一部に位置検出マークを形成し、この位置検出マークを
後工程で検出することにより、各工程のパターンの位置
設定を行なっている。この位置検出マークは、高精度の
位置合わせを行なう為、位置合わせの必要な複数の工程
毎に逐次形成する必要がある。
例えば、素子コンタクト孔を開口する工程では、後工程
の電極配線層のパターンの位置合わせのために、位置合
わせマークを形成する必要がある。第３図は従来の半導
体装置の一例を説明するための半導体チップの断面図で
ある。第３図に示すように、素子形成領域上を覆う絶縁
膜７を開口してコンタクト孔Ａを、同時に、素子形成領
域以外の領域上の絶縁膜７上に位置合わせマークとして
使用する開口部Ｂを形成する。この開口部Ｂの段差をそ
のまま位置合わせマークとして使用し、次工程の電極配
線を行なっていた。
の電極配線層のパターンの位置合わせのために、位置合
わせマークを形成する必要がある。第３図は従来の半導
体装置の一例を説明するための半導体チップの断面図で
ある。第３図に示すように、素子形成領域上を覆う絶縁
膜７を開口してコンタクト孔Ａを、同時に、素子形成領
域以外の領域上の絶縁膜７上に位置合わせマークとして
使用する開口部Ｂを形成する。この開口部Ｂの段差をそ
のまま位置合わせマークとして使用し、次工程の電極配
線を行なっていた。
上述した従来の半導体装置では、近年の半導体チップの
高集積化に伴なう多層配線構造に対し、コンタクト孔の
段差による上層配線の断線等が起こるという欠点があっ
た。そこで、上層の電極配線層を形成を容易にするため
に、コンタクト孔の内部を多結晶シリコン等の導電材料
で埋設し、コンタクト孔表面を平坦化する構造が最近用
いられている。しかし、このような構造では、位置合わ
せマークとして使用する開口部はコンタクト孔とほぼ同
じ幅寸法であるために、コンタクト孔を埋設すると、開
口部も同様に埋設され、開口部表面が平坦化してしまい
、位置合わせ時に、位置合わせマークからの反射、解析
光の信号強度が充分得ることができず、位置合わせマー
クとしての役割を果たさないという欠点がある。この問
題を避けるなめに、素子コンタクト孔を開口する工程と
は独立の工程で、半導体ウェハの表面を部分的にエツチ
ングして段差を形成し、位置検出マークとし、これに電
極配線パターンの位置合わせを行なう事も可能である。
高集積化に伴なう多層配線構造に対し、コンタクト孔の
段差による上層配線の断線等が起こるという欠点があっ
た。そこで、上層の電極配線層を形成を容易にするため
に、コンタクト孔の内部を多結晶シリコン等の導電材料
で埋設し、コンタクト孔表面を平坦化する構造が最近用
いられている。しかし、このような構造では、位置合わ
せマークとして使用する開口部はコンタクト孔とほぼ同
じ幅寸法であるために、コンタクト孔を埋設すると、開
口部も同様に埋設され、開口部表面が平坦化してしまい
、位置合わせ時に、位置合わせマークからの反射、解析
光の信号強度が充分得ることができず、位置合わせマー
クとしての役割を果たさないという欠点がある。この問
題を避けるなめに、素子コンタクト孔を開口する工程と
は独立の工程で、半導体ウェハの表面を部分的にエツチ
ングして段差を形成し、位置検出マークとし、これに電
極配線パターンの位置合わせを行なう事も可能である。
しかしこの場合、電極配線パターンを素子コンタクトパ
ターンと直接の位置合わせを行なっていないため、相互
に高精度の位置合わせを行なう事ができないという欠点
があった。
ターンと直接の位置合わせを行なっていないため、相互
に高精度の位置合わせを行なう事ができないという欠点
があった。
本発明の目的は、コンタクト孔の内部を多結晶シリコン
等で埋設した場合でも、位置合わせマークが存在する半
導体装置を提供することにある。
等で埋設した場合でも、位置合わせマークが存在する半
導体装置を提供することにある。
本発明の半導体装置は、半導体基板の一主上面にフィー
ルド絶縁膜で区分された素子形成領域上に設けられた絶
縁膜と、前記絶縁膜に設けた第１の開口部に導電体材料
を埋設して形成したコンタクト孔と、前記素子形成領域
以外の領域に前記コンタクト孔の幅の２倍以上の幅で形
成した第２の開口部を埋設した前記導電体材料上面に形
成した凹部とを含んで構成される。
ルド絶縁膜で区分された素子形成領域上に設けられた絶
縁膜と、前記絶縁膜に設けた第１の開口部に導電体材料
を埋設して形成したコンタクト孔と、前記素子形成領域
以外の領域に前記コンタクト孔の幅の２倍以上の幅で形
成した第２の開口部を埋設した前記導電体材料上面に形
成した凹部とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例を説明するため
の半導体チップの断面図、第２図（ａ）、（ｂ）は第１
図の実施例の製造方法を説明するための工程順に示した
半導体チップ断面図である。本実施例では、ＭｏＳトラ
ンジスタの製造工程を例に説明をする。
の半導体チップの断面図、第２図（ａ）、（ｂ）は第１
図の実施例の製造方法を説明するための工程順に示した
半導体チップ断面図である。本実施例では、ＭｏＳトラ
ンジスタの製造工程を例に説明をする。
第２図（ａ＞に示すように、Ｐ型シリコン基板１主表面
にフィールド酸化膜２を形成することにより、素子形成
領域を形成する。この素子形成領域にソース及びドレイ
ンとなるＮ＋拡散領域層６、ゲート酸化膜３、例えば０
．３５μｍの厚さの多結晶シリコンゲート電極４、例え
ば０．０２μｍの厚さの酸化膜５を順次形成する。次に
、基板全面にリンシリケートガラス膜７を例えば、０．
８μｍの膜厚で堆積する。次に、トランジスタのソース
、ドレイン拡散層に対するコンタクト孔Ａを例えば、開
口幅１．０μｍ、深さ０．８μｍで開口する。同時に、
位置検出マーク形成用開口部Ｂを例えば、開口幅２．４
μｍ、深さ１．０μｍで開口する。次に、第２図（ｂ）
に示すように、リンをドープして低抵抗化した多結晶シ
リコン８を気相成長法により、例えば、１．５μｍの厚
さに堆積する。この時、多結晶シリコン８は、幅寸法の
細いコンタクト孔入上では平坦に近い状態となるが、幅
の広い開口部Ｂ上では、約０．６μｍ程度の凹部９ａが
発生する。次に、多結晶シリコン８をリンシリケートガ
ラス＠７が露出するまで異方性ドライエツチングするこ
とにより、第１図に示すように、コンタクト孔入上では
平坦な多結晶シリコン面が得られ、開口部Ｂ上では、凹
部９ａがそのまま凹部９ｂとして残り、位置検出マーク
として利用することができる。
にフィールド酸化膜２を形成することにより、素子形成
領域を形成する。この素子形成領域にソース及びドレイ
ンとなるＮ＋拡散領域層６、ゲート酸化膜３、例えば０
．３５μｍの厚さの多結晶シリコンゲート電極４、例え
ば０．０２μｍの厚さの酸化膜５を順次形成する。次に
、基板全面にリンシリケートガラス膜７を例えば、０．
８μｍの膜厚で堆積する。次に、トランジスタのソース
、ドレイン拡散層に対するコンタクト孔Ａを例えば、開
口幅１．０μｍ、深さ０．８μｍで開口する。同時に、
位置検出マーク形成用開口部Ｂを例えば、開口幅２．４
μｍ、深さ１．０μｍで開口する。次に、第２図（ｂ）
に示すように、リンをドープして低抵抗化した多結晶シ
リコン８を気相成長法により、例えば、１．５μｍの厚
さに堆積する。この時、多結晶シリコン８は、幅寸法の
細いコンタクト孔入上では平坦に近い状態となるが、幅
の広い開口部Ｂ上では、約０．６μｍ程度の凹部９ａが
発生する。次に、多結晶シリコン８をリンシリケートガ
ラス＠７が露出するまで異方性ドライエツチングするこ
とにより、第１図に示すように、コンタクト孔入上では
平坦な多結晶シリコン面が得られ、開口部Ｂ上では、凹
部９ａがそのまま凹部９ｂとして残り、位置検出マーク
として利用することができる。
本実施例では、開口部を埋設する材料は多結晶シリコン
を用いたが、他の導電体材料でも同様な効果が得られ、
る。
を用いたが、他の導電体材料でも同様な効果が得られ、
る。
以上説明したように、本発明は、コンタクト孔の幅の２
倍以上の幅の開口部をコタクト孔と同時に開口すること
により、コンタクト孔に導電体材料を埋設しても、開口
部上には位置検出マークとして利用できる凹部が存在す
ることになる。つまり、素子コンタクト孔形成と同一の
工程で、位置検出マークも形成することができるため、
製造工程数の増加を防止することができるとともに、位
置検出マークを用いた素子コンタクトパターンへの位置
合わせの相対位置誤差を無くして、高精度の位置設定を
行なうことができる効果がある。
倍以上の幅の開口部をコタクト孔と同時に開口すること
により、コンタクト孔に導電体材料を埋設しても、開口
部上には位置検出マークとして利用できる凹部が存在す
ることになる。つまり、素子コンタクト孔形成と同一の
工程で、位置検出マークも形成することができるため、
製造工程数の増加を防止することができるとともに、位
置検出マークを用いた素子コンタクトパターンへの位置
合わせの相対位置誤差を無くして、高精度の位置設定を
行なうことができる効果がある。
ンシリケートガラス膜、８・・・多結晶シリコン、９ａ
、９ｂ・・・凹部。
、９ｂ・・・凹部。
Claims (1)
- 半導体基板の一主上面にフィールド絶縁膜で区分され
た素子形成領域上に設けられた絶縁膜と、前記絶縁膜に
設けた第１の開口部に導電体材料を埋設して形成したコ
ンタクト孔と、前記素子形成領域以外の領域に前記コン
タクト孔の幅の２倍以上の幅で形成した第２の開口部を
埋設した前記導電体材料上面に形成した凹部とを含んで
形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242787A JPH0682762B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242787A JPH0682762B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290511A true JPH0290511A (ja) | 1990-03-30 |
| JPH0682762B2 JPH0682762B2 (ja) | 1994-10-19 |
Family
ID=17094286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242787A Expired - Lifetime JPH0682762B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682762B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383910B2 (en) | 2000-07-28 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
| US8060167B2 (en) | 2002-07-19 | 2011-11-15 | Panasonic Corporation | Portable wireless machine |
| JP2013012644A (ja) * | 2011-06-30 | 2013-01-17 | Fujitsu Semiconductor Ltd | アライメントマークの形成方法及び半導体ウェーハ |
-
1988
- 1988-09-27 JP JP63242787A patent/JPH0682762B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383910B2 (en) | 2000-07-28 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
| US8060167B2 (en) | 2002-07-19 | 2011-11-15 | Panasonic Corporation | Portable wireless machine |
| JP2013012644A (ja) * | 2011-06-30 | 2013-01-17 | Fujitsu Semiconductor Ltd | アライメントマークの形成方法及び半導体ウェーハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682762B2 (ja) | 1994-10-19 |
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