KR102095507B1 - 반도체 집적회로 장치 - Google Patents
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Abstract
(과제) 레이저 트리밍 가공을 행하는 퓨즈 소자를 갖는 반도체 집적회로 장치의 신뢰성을 향상시킨다.
(해결 수단) 제2의 다결정 Si막으로 이루어지는 퓨즈 소자간에 제1의 다결정 Si막으로 이루어지는 더미 퓨즈와 더미 퓨즈 상에 질화막을 설치함으로써, 다결정 Si막으로 이루어지는 퓨즈 소자의 유무에 따른 층간 막의 단차를 없애고, 퓨즈 개구 영역의 내측면과 내부 소자측의 흡습성의 SOG막이 이어지는 것을 방지하고, 한층 더 신뢰성 향상을 도모한다.
(해결 수단) 제2의 다결정 Si막으로 이루어지는 퓨즈 소자간에 제1의 다결정 Si막으로 이루어지는 더미 퓨즈와 더미 퓨즈 상에 질화막을 설치함으로써, 다결정 Si막으로 이루어지는 퓨즈 소자의 유무에 따른 층간 막의 단차를 없애고, 퓨즈 개구 영역의 내측면과 내부 소자측의 흡습성의 SOG막이 이어지는 것을 방지하고, 한층 더 신뢰성 향상을 도모한다.
Description
본 발명은, 퓨즈 소자를 갖는 반도체 집적회로 장치에 관한 것이다.
볼티지 레귤레이터나 볼티지 디텍터는, 아날로그 처리 회로나 논리 회로, 용량, 또한 브리더 저항 등으로 구성되고, 브리더 저항부에는, 검사 공정에서 원하는 전압으로 조정할 수 있도록 저항 선택용 퓨즈 소자가 설치되어 있다.
그와 같은 종래의 반도체 집적회로 장치의 일례를 도 4, 도 5 및 도 6에 나타냈다. 도 4는 퓨즈 소자의 평면도이며, 도 5는 도 4의 A-A＇를 따른 단면 및 그 양옆에 각각 배치된 MOS 트랜지스터와 저항체(512)를 포함하는 단면도이며, 도 6은 도 4의 B-B＇를 따른 단면도이다. 도 5에 나타낸 바와 같이, 퓨즈 소자(405)는, 소자 분리 절연막(503) 상에 설치되어 있으며, MOS 트랜지스터의 게이트 전극(405a)과 동일한 도전재인 불순물이 도프된 다결정 Si막으로 이루어진다.
다결정 Si막(405)은, 층간 절연막(513)과 평탄화막인 BPSG막(514)으로 덮여 있으며, 다결정 Si막의 양단부 근방에 이르는 컨택트 구멍(415)이 BPSG막(514)과 층간 절연막(513)에 개공되어 있다. BPSG막(514) 상에는, 제1층째의 알루미늄막(416)으로 이루어지는 배선이, 도 4에 나타낸 컨택트 구멍(415)을 통해 다결정 Si막(405)에 컨택트하도록 패터닝되어 있다. 알루미늄막(416)은, TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제1층째의 금속간 절연막(518)으로 덮여 있다.
이 종래예에서는, 제1층째의 알루미늄막(416) 외에 제2층째의 알루미늄막(도시하지 않음)도 이용되고 있다. 이 때문에, 이들 알루미늄막끼리 사이의 평탄화막으로서 SOG막(519)이, 회전 도포, 큐어링 및 그 후의 에치백(Etch Back)에 의해서 제1층째의 금속간 절연막(518) 상에 형성되어 있다. SOG막(519)은, TEOS를 원료로하여 플라즈마 CVD법으로 형성된 제2층째의 금속간 절연막(520)으로 덮여 있다. 제2층째의 금속간 절연막(520)은 플라즈마 CVD법으로 형성된 오버코트막인 SiN막(521)으로 덮여 있다.
또, 다결정 Si막(405) 상에는, 퓨즈 소자인 이 다결정 Si막(405)을 레이저광으로 절단하기 위한 개구 영역(422)이 설치되어 있다. 개구 영역(422)은, 알루미늄 패드(도시하지 않음) 상의 SiN막(521)을 에칭할 때의 마스크를 이용하여 동시에 에칭된 것인데, 오바 에칭을 위해서, 제1층째의 금속간 절연막(518)까지 이르고 있다. 이와 같이 퓨즈 개구 영역(422)이 제1층째의 금속간 절연막(518)까지 이르고 있음으로써, 제1층째의 금속간 절연막의 표면을 평탄하게 하고 있는 SOG막(519)이 경로가 되어, 외부로부터 물 혹은 수증기에 의해 수분이 침입해 반도체 집적회로의 내부 소자에 들어가, 반도체 집적회로 장치의 장기 신뢰성 불량의 원인으로 되어 오고 있었다. 특히 PMOS 트랜지스터에 있어서는 음의 게이트 바이어스를 추가한 경우에 트랜지스터의 역치 전압 시프트가 일어나, NBTI(Negative Bias Temperature Instability)로서 문제가 되고 있었다.
이러한 퓨즈 개구 영역(422)으로부터의 수분 침입에 기인하는 장기 신뢰성을 열화시키지 않는 시책으로서, 퓨즈 개구 영역의 외주에 제1층째의 알루미늄막으로 장벽이 되도록 시일 링(417)을 형성함으로써 IC 내부에 수분의 침입을 방지하는 구조가 소개되어 있다.(예를 들면, 특허 문헌 1, 2 참조)
그러나, 퓨즈 개구 영역(422)으로부터의 수분 침입을 막기 위한 장벽이 되는 제1층째의 알루미늄막으로의 시일 링(417)에 있어서, 도 5 및 도 6에 나타낸 바와 같이 다결정 Si막으로 이루어지는 퓨즈 소자(405)의 유무에 따른 단차의 영향에 의해, 시일 링(417)의 높이가 낮아지는 영역이 존재한다. 그 결과, 도 5 및 도 6에 나타낸 바와 같이 종래의 구조에서는, 에치백 시에 시일 링(417) 상의 SOG막(519)을 충분히 제거하지 못해, 퓨즈 개구 영역(422)의 내측면에 있는 SOG막(519)과 내부 소자측에 있는 SOG막(519)이 수분의 경로로서 연결되어 버리는, IC의 특성 열화를 일으키는 요인이 될 가능성이 있다.
본 발명은, 이와 같은 문제를 고려하여 이루어진 것으로, 퓨즈 소자 상의 층간 절연막의 평탄성을 개량하여, 퓨즈 개구 영역의 내측면과 내부 소자측의 SOG막을 완전하게 분단하여, 반도체 집적회로의 내부 소자로 수분이 침입하는 것을 방지함으로써 신뢰성 향상을 도모한 반도체 집적회로 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 일 실시예에 있어서는 상기 과제를 해결하기 위해서, 이하와 같은 수단을 이용했다.
우선, 반도체 기판과,
상기 반도체 기판의 표면에 설치된 소자 분리 절연막과,
상기 소자 분리 절연막 상에 간격을 두고 배치된 제1의 다결정 실리콘으로 이루어지는 복수의 더미 퓨즈와,
상기 복수의 더미 퓨즈를 덮는 질화 실리콘막과,
상기 질화 실리콘막을 통해, 상기 복수의 더미 퓨즈 사이에 배치된 제2의 다결정 실리콘으로 이루어지는 퓨즈 소자와,
상기 퓨즈 소자 및 상기 복수의 더미 퓨즈 상에 배치된 절연막과,
상기 절연막을 통해, 상기 퓨즈 소자 및 상기 복수의 더미 퓨즈 상에 끊어짐 없이 배치된 시일 링과,
상기 절연막에 설치된 접속 구멍을 통해 상기 퓨즈 소자에 접속된 제1 배선층과,
상기 제1 배선층과 그 상방에 배치된 제2 배선층 사이에 배치된 제1 금속간 절연막 및 SOG막 및 제2 금속간 절연막과,
상기 제2 금속간 절연막 상에 설치된 보호막과,
상기 보호막을 선택적으로 제거하여, 상기 퓨즈 소자의 상방에 설치된 퓨즈 컷을 용이하게 실시하기 위한 개구 영역을 갖는 반도체 집적회로 장치로 했다.
또, 상기 시일 링은 상기 제1 배선층과 같은 재료에 의해, 동시에 형성되는 것을 특징으로 하는 반도체 집적회로 장치로 했다. 본 발명은, 반도체 기판과, 상기 반도체 기판의 표면에 설치된 소자 분리 절연막과, 상기 소자 분리 절연막 상에 간격을 두고 배치된 제1의 다결정 실리콘으로 이루어지는 복수의 더미 퓨즈와, 상기 복수의 더미 퓨즈를 덮는 질화 실리콘막과, 상기 질화 실리콘막을 통해, 상기 복수의 더미 퓨즈 사이에 배치된 제2의 다결정 실리콘으로 이루어지는 복수의 퓨즈 소자와, 상기 복수의 퓨즈 소자 및 상기 복수의 더미 퓨즈 상에 배치된 절연막과, 상기 절연막을 통해, 상기 복수의 퓨즈 소자의 중앙부와 상기 더미 퓨즈에 걸쳐, 상기 복수의 더미 퓨즈 상에 끊어짐 없이 배치된 시일 링과, 상기 절연막에 설치된 접속 구멍을 통해 상기 복수의 퓨즈 소자에 접속된 제1 배선층과, 상기 제1 배선층과 그 상방에 배치된 제2 배선층 사이에 배치된 제1 금속간 절연막 및 SOG막 및 제2 금속간 절연막과, 상기 제2 금속간 절연막 상에 설치된 보호막과, 상기 보호막을 선택적으로 제거하고, 상기 복수의 퓨즈 소자의 중앙부와 상기 더미 퓨즈에 걸쳐, 상기 시일 링의 내측에 설치된 개구 영역을 갖는, 반도체 집적회로 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 집적회로 장치에 의하면, 제2의 다결정 Si막으로 이루어지는 퓨즈 소자간에 제1의 다결정 Si막으로 이루어지는 더미 퓨즈와 더미 퓨즈 상에 질화막을 설치함으로써, 다결정 Si막으로 이루어지는 퓨즈 소자 유무의 영향에 따른 층간 막의 단차(고저 차)가 없어져, 시일 링 상의 SOG막은 인 프로세스 중에서 제거되어, 퓨즈 개구 영역의 내측면과 내부 소자측의 SOG막은 시일 링으로 완전히 분단된다. 이로써, SOG막으로부터 흡수된 수분은, 시일 링으로 막아져, 반도체 집적회로의 내부 소자로 수분이 진입하지 않으므로, 반도체 집적회로의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 나타내는 반도체 집적회로 장치의 모식 평면도이다.
도 2는 도 1에 나타난 본 발명의 실시예 1의 반도체 집적회로 장치의 A-A＇를 따르는 단면을 포함하는 모식 단면도.
도 3은 도 1에 나타난 본 발명의 실시예 1의 반도체 집적회로 장치의 B-B＇를 따른 모식 단면도.
도 4는 종래의 반도체 집적회로 장치의 모식 평면도이다.
도 5는 도 4의 종래의 반도체 집적회로 장치의 A-A＇를 따른 모식 단면도.
도 6은 도 4의 종래의 반도체 집적회로 장치의 B-B＇를 따른 모식 단면도.
도 2는 도 1에 나타난 본 발명의 실시예 1의 반도체 집적회로 장치의 A-A＇를 따르는 단면을 포함하는 모식 단면도.
도 3은 도 1에 나타난 본 발명의 실시예 1의 반도체 집적회로 장치의 B-B＇를 따른 모식 단면도.
도 4는 종래의 반도체 집적회로 장치의 모식 평면도이다.
도 5는 도 4의 종래의 반도체 집적회로 장치의 A-A＇를 따른 모식 단면도.
도 6은 도 4의 종래의 반도체 집적회로 장치의 B-B＇를 따른 모식 단면도.
이하에, 이 발명의 실시형태를 도면에 의거하여 설명한다.
도 1에 본 발명의 반도체 장치의 평면도, 도 2 및 도 3에 본 발명의 반도체 장치의 모식 단면도를 나타낸다.
도 1을 이용하여 퓨즈 영역의 평면 구조에 대해서 설명한다. 본 발명의 특징은, 퓨즈 소자에 인접하여 더미 퓨즈(106)를 배치한 점이다. 여기서, 퓨즈 소자(108)는 저항체와 같은 층인 제2의 다결정 실리콘막으로 이루어지고, 퓨즈 소자(108)의 양단에는 컨택트 영역이 있으며 컨택트 구멍(115)을 통해 제1층째의 알루미늄 배선(116)이 형성되어 있다. 퓨즈 소자(108)의 중앙부는 레이저 절단하기 쉽도록 양단부에 비해 가늘게 되어 있으며, 퓨즈 소자 중앙부의 양측 근방에는 일정한 간격의 간극을 두고 더미 퓨즈(106)가 배치되어 있다. 더미 퓨즈(106)는 트랜지스터의 게이트 전극과 같은 층인 제1의 다결정 실리콘막으로 형성되어 있다. 더미 퓨즈(106)의 표면은 질화 실리콘막(SiN막)(107)으로 덮여 있다. 그리고, 복수의 퓨즈 소자(108)의 중앙부와 더미 퓨즈(106)에 걸쳐 퓨즈 개구 영역(122)이 형성되어 있다. 그리고, 제1층째의 알루미늄막으로 이루어지는 시일 링(117)이 퓨즈 개구 영역(122)을 둘러싸고 그 주위에 끊어짐 없이, 폐곡선을 이루며 배치되어 있다. 평탄화를 위해서 시일 링은 가능한 한 더미 퓨즈 상에 위치하도록 배치된다. 시일 링이 더미 퓨즈 상에 배치되지 않는 것은, 퓨즈 소자 및 그 양측에 있는 간극의 부분의 상방뿐이다.
도 2는 도 1의 A-A＇를 따른 단면 및 그 양옆에 각각 배치된 MOS 트랜지스터와 저항체(212)를 포함하는 단면도이다. 퓨즈 개구 영역(122) 아래에는 질화 실리콘막(107)으로 덮인 더미 퓨즈(106)가 배치되어 있다.
다음에, 이러한 반도체 집적회로 장치의 구조를 제조 방법에 입각하여 설명한다. P형 실리콘 반도체 기판(201) 상에 PMOS 트랜지스터 영역에 형성된 N형 웰 확산층(202)과, 특별히 기재는 하지 않지만 NMOS 트랜지스터 영역에 P형 웰 확산층을 형성하고, LOCOS법에 의해 형성된 산화막의 소자 분리 절연막(203)을 예를 들면 4000~8000Å 정도 형성하고 있다.
그리고 열산화에 의한 게이트 절연막(204)을 100~400Å 정도 형성하고, 원하는 역치 전압을 얻도록 이온 주입을 행한 후, CVD법으로 게이트 전극이 되는 제1의 다결정 Si막을 퇴적하고, 포토레지스트로 패터닝을 실시하고 게이트 전극(205a)과 퓨즈 소자 예정 영역에 더미 퓨즈(106)를 형성한다. 이 때 게이트 전극(205a) 및 더미 퓨즈(106)가 되는 제1의 다결정 Si막 중에는, 인 혹은 붕소를 이온 주입 혹은 Doped-CVD법으로 확산시키고, 전극의 극성을 N형 혹은 P형 다결정 Si막으로 해 둔다. 그 후, LPCVD법을 이용하여, 제1의 다결정 Si막 상에 제1의 SiN막(107)을 형성한다. 이와 같이 제1의 다결정 Si막으로 이루어지는 더미 퓨즈(106)를 SiN막(107)으로 덮음으로써, IC의 특성을 조정하는 퓨즈 소자를 레이저 트리밍할 때에, 퓨즈 소자끼리가 쇼트해 버리는 것을 방지하는 효과가 있다. 또한, 퓨즈 소자 영역 이외의 SiN막은 제거해도 되고, 그대로 남겨도 된다. 그 후, 저항체 및 퓨즈 소자를 형성하기 위해서, 제2의 다결정 실리콘막을 퇴적하고, 저농도의 불순물을 주입한다. 목적에 따라 P형 저항체에서도 N형 저항체를 형성한다. 또, Doped-CVD법으로 형성해도 된다. 그 후, 포토리소그래피 공정 후에 에칭을 실시하여 패턴을 형성하고, 고저항 저항체(212) 및 퓨즈 소자(108)를 작성한다.
그 후, PMOS 트랜지스터의 드레인·소스가 되는 P형 고농도 불순물 영역(210), 특별히 도시하지 않으나 NMOS 트랜지스터의 소스 및 드레인이 되는 N형 고농도 불순물 영역을 형성한다. 또, 이 때 동시에, 저항체(212)의 컨택트 부분의 저저항화 및 퓨즈 소자(108)의 저저항화를 도모하기 위해서, 동시에 P형 또는 N형의 고농도 불순물의 이온 주입을 저항체의 저농도 영역(209)의 양측에 배치된 컨택트부(211) 및 퓨즈 소자 전체면에 행하고 불순물 농도를 충분히 높게 한다.
그 후, 층간 절연막(213)과 평탄화막인 절연막의 BPSG막(214)을 형성한 후 제1의 컨택트 구멍(115)을 개구하고, BPSG막(214) 상에, 제1층째의 알루미늄막(116)으로 이루어지는 배선이, 컨택트 구멍(115)를 통해 각 요소 소자에 컨택트하도록 패터닝한다. 또, 제1층째의 알루미늄막(116)은 뒤의 공정에서 형성되는 퓨즈 트리밍을 위한 개구 영역(122)과 퓨즈 소자(108) 사이에 수분 침입을 막기 위해 시일 링(117)으로서 패터닝된다.
그 후, 다층 배선으로 하기 위해 제1층째의 금속간 절연막(218)을 예를 들어 P-CVD법에 의한 TEOS로 형성한다. 이 제1층째의 금속간 절연막(218) 상에 평탄성을 좋게 하기 위해 SOG막(219)의 회전 도포, 큐어링, 에치백이 실시되는데, 이 결과 SOG막(219)은 거의 남지않고 제1층째의 금속간 절연막(218)의 표면이 노출되어 평탄화된 상태가 된다. 또한, 제1층째의 금속간 절연막(218) 상에는 TEOS를 원료로 하여 플라즈마 CVD법으로 형성된 제2층째의 금속간 절연막(220)이 형성되고, 그 후, 제2의 컨택트 구멍(도시하지 않음)을 형성하고, 제2층째의 알루미늄막(222)을 형성한다. 그 후, 제2층째의 알루미늄막 및 제2층째의 금속간 절연막(220)을 덮도록 플라즈마 CVD법으로 보호막인 제2의 SiN막(221)을 형성한다. 그리고, 보호막인 제2의 SiN막(221)에 알루미늄 패드(도시하지 않음)나 트리밍 가공을 위한 개구 영역(122)을 에칭에 의해 선택적으로 설치한다.
도 3은 도 1의 B-B＇를 따른 단면도이다. 도 2 및 도 3에 나타낸 본 발명의 구조와 같이, 제2의 다결정 Si막으로 이루어지는 이웃하는 퓨즈 소자(108) 사이에, 제1의 SiN막(107)으로 덮인 제1의 다결정 Si막으로 이루어지는 더미 퓨즈(106)를 설치함으로써, 단차가 완화되어, 층간 절연막(213)과 BPSG막(214)의 평탄성이 더미 퓨즈가 없는 경우에 비해 비약적으로 향상된다. 이에 의해 도 5 및 6의 종래 구조와 같은 퓨즈 소자 유무에 따른 단차의 영향을 무시할 수 있으므로 시일 링 상에 SOG막(219)이 들어갈 간극이 없어진다. 그 결과, 인 프로세스 중의 평탄화 기술인 에치백 공정에 의해 시일 링(117) 상의 SOG막(219)은 충분히 제거되고, 시일 링(117)에 의해 SOG막(219)은 충분히 촌단되어 끊어진다. 이로써, 반도체 집적회로 장치의 내부 소자로 SOG막을 통해 수분이 진입하지 않으므로, 반도체 집적회로 장치의 신뢰성을 향상시킬 수 있다. 또한, SOG막이 퓨즈 개구 영역 내측면으로부터의 수분 경로가 되지 않도록, 시일 링으로 SOG막이 차단되어 있으면, 내부 소자 영역에 있어서는 알루미늄 배선간의 스페이스에 SOG막이 있어도 상관없다.
이상과 같이 하여 형성된 본 발명의 반도체 집적회로 장치에서는, 시일 링 상의 흡습성을 갖는 SOG막이 거의 완전하게 제거되므로, 개구 영역으로부터 내부 소자로의 수분의 침입이 방지되어, 반도체 집적회로의 신뢰성을 향상시키는 것이 가능해진다.
201:P형 실리콘 반도체 기판
202:N형 웰 확산층
203:소자 분리 절연막
204:게이트 절연막
205:제1의 다결정 Si막으로 이루어지는 게이트 전극(퓨즈 소자)
106:제1의 다결정 Si막으로 이루어지는 더미 퓨즈
107:제1의 SiN막
108:제2의 다결정 Si막으로 이루어지는 퓨즈 소자
122:퓨즈 개구 영역
209:저항체의 저농도 영역
210:P형 고농도 불순물 영역
211:저항체의 고농도 영역
212:고저항 저항체
213:층간 절연막
214:BPSG막
115:컨택트 구멍
116:제1층째의 알루미늄막(배선층)
117:제1층째의 알루미늄막(시일 링)
218:제1층째의 금속간 절연막
219:SOG막
220:제2층째의 금속간 절연막
221:제2의 SiN막
222:제2층째의 알루미늄막(배선층)
202:N형 웰 확산층
203:소자 분리 절연막
204:게이트 절연막
205:제1의 다결정 Si막으로 이루어지는 게이트 전극(퓨즈 소자)
106:제1의 다결정 Si막으로 이루어지는 더미 퓨즈
107:제1의 SiN막
108:제2의 다결정 Si막으로 이루어지는 퓨즈 소자
122:퓨즈 개구 영역
209:저항체의 저농도 영역
210:P형 고농도 불순물 영역
211:저항체의 고농도 영역
212:고저항 저항체
213:층간 절연막
214:BPSG막
115:컨택트 구멍
116:제1층째의 알루미늄막(배선층)
117:제1층째의 알루미늄막(시일 링)
218:제1층째의 금속간 절연막
219:SOG막
220:제2층째의 금속간 절연막
221:제2의 SiN막
222:제2층째의 알루미늄막(배선층)
Claims (3)
- 반도체 기판과,
상기 반도체 기판의 표면에 설치된 소자 분리 절연막과,
상기 소자 분리 절연막 상에 간격을 두고 배치된 제1의 다결정 실리콘으로 이루어지는 복수의 더미 퓨즈와,
상기 복수의 더미 퓨즈를 덮는 질화 실리콘막과,
상기 질화 실리콘막을 통해, 상기 복수의 더미 퓨즈 사이에 배치된 제2의 다결정 실리콘으로 이루어지는 복수의 퓨즈 소자와,
상기 복수의 퓨즈 소자 및 상기 복수의 더미 퓨즈 상에 배치된 절연막과,
상기 절연막을 통해, 상기 복수의 퓨즈 소자의 중앙부와 상기 더미 퓨즈에 걸쳐, 상기 복수의 더미 퓨즈 상에 끊어짐 없이 배치된 시일 링과,
상기 절연막에 설치된 접속 구멍을 통해 상기 복수의 퓨즈 소자에 접속된 제1 배선층과,
상기 제1 배선층과 그 상방에 배치된 제2 배선층 사이에 배치된 제1 금속간 절연막 및 SOG막 및 제2 금속간 절연막과,
상기 제2 금속간 절연막 상에 설치된 보호막과,
상기 보호막을 선택적으로 제거하고, 상기 복수의 퓨즈 소자의 중앙부와 상기 더미 퓨즈에 걸쳐, 상기 시일 링의 내측에 설치된 개구 영역을 갖는, 반도체 집적회로 장치. - 청구항 1에 있어서,
상기 시일 링은 상기 제1 배선층과 같은 재료에 의해, 동시에 형성되는 것을 특징으로 하는 반도체 집적회로 장치. - 청구항 1에 있어서,
상기 시일 링 아래의 상기 절연막은 평탄화되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
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