CN103715173B - 半导体集成电路装置 - Google Patents
半导体集成电路装置 Download PDFInfo
- Publication number
- CN103715173B CN103715173B CN201310455031.1A CN201310455031A CN103715173B CN 103715173 B CN103715173 B CN 103715173B CN 201310455031 A CN201310455031 A CN 201310455031A CN 103715173 B CN103715173 B CN 103715173B
- Authority
- CN
- China
- Prior art keywords
- film
- fuse element
- integrated circuit
- circuit device
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 8
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 40
- 229910052782 aluminium Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 239000004411 aluminium Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 11
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000010276 construction Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000003405 preventing effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种半导体集成电路装置。在由第二多晶Si膜形成的熔丝元件之间设置由第一多晶Si膜形成的虚熔丝，并且在虚熔丝上设置氮化膜，从而消除由多晶Si膜形成的熔丝元件的有无引起的层间膜的阶梯差，防止熔丝开口区域的内侧面与内部元件侧的吸湿性的SOG膜相连，谋求进一步提高可靠性。从而提高具有进行激光修整加工的熔丝元件的半导体集成电路装置的可靠性。
Description
技术领域
本发明涉及具有熔丝元件的半导体集成电路装置。
背景技术
电压调节器、电压检测器由模拟处理电路、逻辑电路、电容、还有泄漏电阻等构成，在泄漏电阻部，以通过检查工序能够调整为所希望的电压的方式，设有电阻选择用的熔丝元件。
在图4、图5以及图6中示出此种现有的半导体集成电路装置的一例。图4为熔丝元件的俯视图，图5是沿着图4的A－A’的截面以及包含在其两侧分别配置的MOS晶体管和电阻体512的截面图，图6是沿着图4的B－B’的截面图。如图5所示，熔丝元件405设于元件分离绝缘膜503上，包括掺杂了与MOS晶体管的栅极电极405a相同导电材料的杂质的多晶Si膜。
多晶Si膜405被层间绝缘膜513和作为平坦化膜的BPSG膜514覆盖，到达多晶Si膜的两端部附近的接触孔415在BPSG膜514和层间绝缘膜513开孔。在BPSG膜514上，由第一层铝膜416形成的布线以经由图4所示的接触孔415与多晶Si膜405接触的方式被构图。铝膜416被将TEOS作为原料通过等离子体CVD法形成的第一层金属间绝缘膜518覆盖。
在该现有示例中，在第一层铝膜416之外还使用第二层铝膜(未图示)。因此，作为这些铝膜彼此之间的平坦化膜，SOG膜519通过旋转涂布、固化(curing)以及之后的回蚀刻(etch back)而在第一层金属间绝缘膜518上形成。SOG膜519被将TEOS作为原料通过等离子体CVD法形成的第二层金属间绝缘膜520覆盖。第二层金属间绝缘膜520被通过等离子体CVD法形成的作为外涂层(overcoat)膜的SiN膜521覆盖。
另外，在多晶Si膜405上，设有开口区域422，该开口区域422用于使用激光切断作为熔丝元件的该多晶Si膜405。开口区域422是使用将铝焊盘(未图示)上的SiN膜521蚀刻时的掩模同时蚀刻的，而由于是深蚀刻，故到达第一层金属间绝缘膜518。通过这样熔丝开口区域422到达第一层金属间绝缘膜518，使第一层金属间绝缘膜的表面平坦的SOG膜519成为路径，水分由于来自外部的水或者水蒸气而浸入，进入半导体集成电路的内部元件，成为半导体集成电路装置的长期可靠性不良的原因。特别是在PMOS晶体管中，当施加负的栅极偏压时，产生晶体管的阈值电压偏移,成为NBTI(Negative Bias Temperature Instability，负偏压温度不稳定性)的问题。
作为不使此种由从熔丝开口区域422的水分入侵引起的长期可靠性劣化的对策，介绍了在熔丝开口区域的外周通过第一层铝膜以成为障壁的方式形成密封件417，从而防止水分入侵IC内部的构造(例如，参照专利文献1、2)。
专利文献
专利文献1：日本特开平05－021605号公报；
专利文献2：日本特开平07－022508号公报。
发明内容
然而，在由用于防止从熔丝开口区域422的水分入侵的障壁的第一层铝膜形成的密封件417中，如图5以及图6所示，由于由多晶Si膜形成的熔丝元件405的有无引起的阶梯差的影像，存在密封件417的高度变低的区域。其结果，在如图5以及图6所示的现有的构造中，在回蚀刻时不能够充分地去除密封件417上的SOG膜519，位于熔丝开口区域422的内侧面的SOG膜519与位于内部元件侧的SOG膜519作为水分的路径而相连，有可能成为引起IC的特性劣化的要因。
本发明考虑此种问题而完成，其目的在于提供一种半导体集成电路装置，以改良熔丝元件上的层间绝缘膜的平坦性，完全地分开熔丝开口区域的内侧面与内部元件侧的SOG膜，防止对半导体集成电路的内部元件的水分入侵，从而提高可靠性。
在本发明的一个实施例中，为了解决上述问题，使用如下所述的方案。
首先，一种半导体集成电路装置，具有：
半导体衬底；
元件分离绝缘膜，设于所述半导体衬底的表面；
多个虚熔丝(dummy fuse)，由在所述元件分离绝缘膜上隔开间隔配置的第一多晶硅形成；
氮化硅膜，覆盖所述多个虚熔丝；
熔丝元件，由隔着所述氮化硅膜在所述多个虚熔丝之间配置的第二多晶硅形成；
绝缘膜，配置在所述熔丝元件以及所述多个虚熔丝上；
密封件，隔着所述绝缘膜，在所述熔丝元件以及所述多个虚熔丝上无缝隙地配置；
第一布线层，经由设于所述绝缘膜的连接孔连接于所述熔丝元件；
第一金属间绝缘膜以及SOG膜以及第二金属间绝缘膜，在所述第一布线层与在其上方配置的第二布线层之间配置；
保护膜，设于所述第二金属间绝缘膜上；以及
开口区域，选择性地去除所述保护膜并在所述熔丝元件的上方设置，用于容易地实施熔丝切断。
此外，半导体集成电路装置，其特征在于，所述密封件通过与所述第一布线层相同的材料同时地形成。
发明的效果
根据本发明的一个实施例的半导体集成电路装置，在由第二多晶Si膜形成的熔丝元件之间设置由第一多晶硅膜形成的虚熔丝，并且在虚熔丝上设置氮化膜，从而消除由多晶Si膜形成的熔丝元件有无的影响引起的层间膜的阶梯差(高低差)，在加工中去除密封件上的SOG膜，熔丝开口区域的内侧面与内部元件侧的SOG膜通过密封件而完全分开。因此，由SOG膜吸收的水分在密封件处被堵住，水分不进入半导体集成电路的内部元件，因而能够提高半导体集成电路的可靠性。
附图说明
图1是本发明的实施例1所示的半导体集成电路装置的示意俯视图；
图2是包含沿着图1所示的本发明的实施例1的半导体集成电路装置的A－A’的截面的示意截面图；
图3是沿着图1所示的本发明的实施例1的半导体集成电路装置的B－B’的示意截面图；
图4是现有的半导体集成电路装置的示意俯视图；
图5是沿着图4的现有的半导体集成电路装置的A－A’的示意截面图；
图6是沿着图4的现有的半导体集成电路装置的B－B’的示意截面图。
具体实施方式
以下，基于附图说明本发明的实施方式。
在图1示出本发明的半导体装置的俯视图，在图2以及图3示出本发明的半导体装置的示意截面图。
使用图1说明熔丝区域的平面构造。本发明的特征在于与熔丝元件邻接地配置虚熔丝106这一点。在此，熔丝元件108由与电阻体为相同层的第二多晶硅膜形成，在熔丝元件108的两端存在接触区域，经由接触孔115形成第一层的铝布线116。熔丝元件108的中央部为了容易激光切断而与两端部相比较细，在熔丝元件中央部的两侧附近隔开一定间隔的间隙配置有虚熔丝106。虚熔丝106由与晶体管的栅极电极为相同层的第一多晶硅膜形成。虚熔丝106的表面由氮化硅膜(SiN膜)107覆盖。而且，跨越多个熔丝元件108的中央部和虚熔丝106形成有熔丝开口区域122。而且，由第一层铝膜形成的密封件117包围熔丝开口区域122且无缝隙、构成封闭曲线地配置在其周围。为了实现平坦化，密封件以尽量位于虚熔丝的上方的方式配置。仅仅在熔丝元件及其两侧的间隙的部分的上方，密封件不配置于虚熔丝上方。
图2是包含在沿着图1的A－A’的截面及其两侧分别配置的MOS晶体管和电阻体212的截面图。在熔丝开口区域122的下方配置有被氮化硅膜107覆盖的虚熔丝106。
接着，结合制造方法说明此种半导体集成电路装置的构造。在P型硅半导体衬底201上形成在PMOS晶体管区域形成的N型阱扩散层202且虽未特别记载但在NMOS晶体管区域形成P型阱扩散层，形成例如4000至8000Å左右通过LOCOS法形成的氧化膜的元件分离绝缘膜203。
然后形成100至400Å左右基于热氧化的栅极绝缘膜204，在进行离子注入以获得所希望的阈值电压之后，通过CVD法沉积成为栅极电极的第一多晶Si膜，通过光致抗蚀剂实施构图，形成栅极电极205a且在熔丝元件预定区域形成虚熔丝106。此时在成为栅极电极205a以及虚熔丝106的第一多晶Si膜中，通过离子注入或者Doped－CVD法使磷或硼扩散，使电极的极性为N型或P型多晶Si膜。之后，使用LPCVD法，在第一多晶Si膜上设置第一SiN膜107。通过如此使用SiN膜107覆盖由第一多晶Si膜形成的虚熔丝106，具有在对调节IC的特性的熔丝元件进行激光修整(laser trimming)时防止熔丝元件彼此短路的效果。此外，熔丝元件区域以外的SiN膜可以去除，也可以原封不动地保留。之后，为了形成电阻体以及熔丝元件，沉积第二多晶硅膜，注入低浓度的杂质。根据目的形成P型电阻体或者N型电阻体。另外，还可以通过Doped－CVD法形成。之后，在光刻工序之后，实施蚀刻形成图案，制作高电阻电阻体212以及熔丝元件108。
之后，形成成为PMOS晶体管的漏极、源极的P型高浓度杂质区域210、未特别图示的成为NMOS晶体管的源极以及漏极的N型高浓度杂质区域。另外，此时同时地，为了谋求电阻体212的接触部分的低电阻化以及熔丝元件108的低电阻化，对在电阻体的低浓度区域209的两侧配置的接触部211以及熔丝元件的所有面同时进行P型或N型高浓度杂质的离子注入，使杂质浓度充分高。
之后，在形成层间绝缘膜213和作为平坦化膜的绝缘膜的BPSG膜214之后，将第一接触孔115开口，在BPSG膜214上，由第一层铝膜116形成的布线以经由接触孔115与各要素元件接触的方式被构图。另外，第一层铝膜116被构图为密封件117，密封件117用于在之后的工序中形成的用于熔丝修整的开口区域122与熔丝元件108之间防止水分入侵。
之后，为了形成多层布线，例如通过基于P－CVD法的TEOS形成第一层金属间绝缘膜218。为了使平坦性良好，在该第一层金属间绝缘膜218上实施SOG膜219的旋转涂布、固化、回蚀刻，但是其结果SOG膜219几乎不残留，第一层金属间绝缘膜218的表面露出而成为平坦化的状态。此外在第一层金属间绝缘膜218上形成将TEOS作为原料通过等离子体CVD法形成的第二层金属间绝缘膜220，之后，形成第二接触孔(未图示)，设置第二层铝膜222。之后，以覆盖第二层铝膜以及第二层金属间绝缘膜220的方式通过等离子体CVD法形成作为保护膜的第二SiN膜221。然后，在作为保护膜的第二SiN膜221通过蚀刻选择性地设置铝焊盘(未图示)、用于修整加工的开口区域122。
图3是沿着图1的B－B’线的截面图。如图2以及图3所示的本发明的构造那样，在由第二多晶Si膜形成的相邻的熔丝元件108之间，设置由被第一SiN膜107覆盖的第一多晶Si膜形成的虚熔丝106，从而缓和阶梯差，层间绝缘膜213与BPSG膜214的平坦性与没有虚熔丝的情况相比飞跃性地提高。由此，能够忽视图5以及图6的现有构造那样的由熔丝元件的有无引起的阶梯差的影响，因而在密封件上没有SOG膜219进入的间隙。其结果，通过作为加工中的平坦化技术的回蚀刻工序，充分去除密封件117上的SOG膜219，通过密封件117充分地切碎并间断SOG膜219。因此，水分不经由SOG膜进入半导体集成电路装置的内部元件，因而能够提高半导体集成电路装置的可靠性。此外，若以SOG膜不成为从熔丝开口区域内侧面开始的水分路径的方式通过密封件截断SOG膜，则在内部元件区域在铝布线之间的空间也可以存在SOG膜。
在如上所述地形成的本发明的半导体集成电路装置中，密封件上的具有吸湿性的SOG膜几乎完全被去除，因而能够防止水分从开口区域对内部元件浸入，提高半导体集成电路的可靠性。
附图标记说明
201 P型硅半导体衬底；202 N型阱扩散层；203 元件分离绝缘膜；204 栅极绝缘膜；205 由第一多晶Si膜形成的栅极电极(熔丝元件)；106 由第一多晶Si膜形成的虚熔丝；107 第一SiN膜；108 由第二多晶Si膜形成的熔丝元件；122 熔丝开口区域；209 电阻体的低浓度区域；210 P型高浓度杂质区域；211 电阻体的高浓度区域；212 高电阻电阻体；213层间绝缘膜；214 BPSG膜；115 接触孔；116 第一层铝膜(布线层)；117 第一层铝膜(密封件)；218 第一层金属间绝缘膜；219 SOG膜；220 第二层金属间绝缘膜；221 第二SiN膜；222第二层铝膜(布线层)。
Claims (3)
1.一种半导体集成电路装置，具有：
半导体衬底；
元件分离绝缘膜，设于所述半导体衬底的表面；
多个虚熔丝，由在所述元件分离绝缘膜上隔开间隔配置的第一多晶硅形成；
氮化硅膜，覆盖所述多个虚熔丝；
熔丝元件，由隔着所述氮化硅膜在所述多个虚熔丝之间配置的第二多晶硅形成；
绝缘膜，配置在所述熔丝元件以及所述多个虚熔丝上；
密封件，隔着所述绝缘膜，在所述熔丝元件以及所述多个虚熔丝上无缝隙地配置；
第一布线层，经由设于所述绝缘膜的连接孔连接于所述熔丝元件；
第一金属间绝缘膜以及SOG膜以及第二金属间绝缘膜，在所述第一布线层与在其上方配置的第二布线层之间配置；
保护膜，设于所述第二金属间绝缘膜上；以及
开口区域，选择性地去除所述保护膜并跨越所述多个熔丝元件的中央部和所述虚熔丝而在所述密封件的内侧设置，该开口区域在所述熔丝元件的上方设置，用于容易地实施熔丝切断。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，所述密封件通过与所述第一布线层相同的材料同时地形成。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，所述密封件下方的所述绝缘膜被平坦化。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012-221458 | 2012-10-03 | ||
| JP2012221458A JP6150997B2 (ja) | 2012-10-03 | 2012-10-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103715173A CN103715173A (zh) | 2014-04-09 |
| CN103715173B true CN103715173B (zh) | 2017-10-24 |
Family
ID=50384385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310455031.1A Expired - Fee Related CN103715173B (zh) | 2012-10-03 | 2013-09-30 | 半导体集成电路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8937365B2 (zh) |
| JP (1) | JP6150997B2 (zh) |
| KR (1) | KR102095507B1 (zh) |
| CN (1) | CN103715173B (zh) |
| TW (1) | TWI575697B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102471641B1 (ko) * | 2016-02-04 | 2022-11-29 | 에스케이하이닉스 주식회사 | 퓨즈구조 및 그를 포함하는 반도체장치 |
| CN113410209B (zh) * | 2021-06-09 | 2023-07-18 | 合肥中感微电子有限公司 | 一种修调电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521605A (ja) * | 1991-07-12 | 1993-01-29 | Sony Corp | 半導体装置 |
| JPH07321209A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体記憶装置及びその製造方法 |
| CN1173736A (zh) * | 1996-08-08 | 1998-02-18 | 松下电子工业株式会社 | 反熔断元件及其制造方法 |
| CN1499628A (zh) * | 2002-11-07 | 2004-05-26 | ���ǵ�����ʽ���� | 具有包括缓冲层的熔丝结构的集成电路器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722508A (ja) * | 1993-06-24 | 1995-01-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH09139431A (ja) * | 1995-11-15 | 1997-05-27 | Nec Corp | 半導体装置とその製造方法 |
| JP3631076B2 (ja) * | 1999-12-27 | 2005-03-23 | 沖電気工業株式会社 | 半導体装置の構造 |
| JP2002050692A (ja) * | 2000-08-01 | 2002-02-15 | Nec Corp | 半導体装置およびその製造方法 |
| JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
| US8749020B2 (en) * | 2007-03-09 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal e-fuse structure design |
| JP2012114258A (ja) * | 2010-11-25 | 2012-06-14 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP5616826B2 (ja) * | 2011-03-13 | 2014-10-29 | セイコーインスツル株式会社 | 抵抗回路を有する半導体装置 |
-
2012
- 2012-10-03 JP JP2012221458A patent/JP6150997B2/ja not_active Expired - Fee Related
-
2013
- 2013-09-12 TW TW102132993A patent/TWI575697B/zh not_active IP Right Cessation
- 2013-09-30 US US14/041,022 patent/US8937365B2/en not_active Expired - Fee Related
- 2013-09-30 CN CN201310455031.1A patent/CN103715173B/zh not_active Expired - Fee Related
- 2013-10-01 KR KR1020130117353A patent/KR102095507B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521605A (ja) * | 1991-07-12 | 1993-01-29 | Sony Corp | 半導体装置 |
| JPH07321209A (ja) * | 1994-05-25 | 1995-12-08 | Nec Kyushu Ltd | 半導体記憶装置及びその製造方法 |
| CN1173736A (zh) * | 1996-08-08 | 1998-02-18 | 松下电子工业株式会社 | 反熔断元件及其制造方法 |
| CN1499628A (zh) * | 2002-11-07 | 2004-05-26 | ���ǵ�����ʽ���� | 具有包括缓冲层的熔丝结构的集成电路器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140043872A (ko) | 2014-04-11 |
| US8937365B2 (en) | 2015-01-20 |
| JP6150997B2 (ja) | 2017-06-21 |
| JP2014075437A (ja) | 2014-04-24 |
| KR102095507B1 (ko) | 2020-03-31 |
| TW201428930A (zh) | 2014-07-16 |
| US20140091425A1 (en) | 2014-04-03 |
| TWI575697B (zh) | 2017-03-21 |
| CN103715173A (zh) | 2014-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4284242B2 (ja) | 半導体装置およびその製造方法 | |
| CN103972211B (zh) | 半导体装置 | |
| TWI645510B (zh) | 形成高ｋ接觸襯墊以改善有效貫孔間隔距離的方法及其產生的裝置 | |
| JP2009027008A (ja) | 半導体装置およびその製造方法 | |
| US9117932B2 (en) | Semiconductor pressure sensor and fabrication method thereof | |
| CN108598079A (zh) | 存储器、其制造方法及半导体器件 | |
| TWI713980B (zh) | 記憶體結構及其製造方法 | |
| JP3954532B2 (ja) | Ｓｏｉ半導体装置の製造方法及びｓｏｉ半導体装置 | |
| JP4586843B2 (ja) | 半導体装置 | |
| KR100919576B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN103715173B (zh) | 半导体集成电路装置 | |
| JP2001053148A (ja) | 半導体装置 | |
| US7423324B2 (en) | Double-gate MOS transistor, double-gate CMOS transistor, and method for manufacturing the same | |
| JPH04212426A (ja) | 半導体装置およびその製造方法 | |
| CN103258783B (zh) | 半导体装置的制造方法 | |
| US7410872B2 (en) | Sealing method for electronic devices formed on a common semiconductor substrate and corresponding circuit structure | |
| TWI611506B (zh) | 半導體結構及其製造方法 | |
| US20110156108A1 (en) | Semiconductor device and method of manufacturing the same | |
| US8994142B2 (en) | Field effect transistor with offset counter-electrode contact | |
| KR20050028514A (ko) | 모스 트랜지스터의 게이트를 갖는 반도체 소자 및 그형성방법 | |
| CN110649028B (zh) | 改进填充窗口的方法、集成电路及其形成方法 | |
| US9142444B2 (en) | Semiconductor component and method for producing a semiconductor component | |
| JP2018081978A (ja) | 半導体装置 | |
| JP2018081949A (ja) | 半導体装置及びその製造方法 | |
| KR101128683B1 (ko) | Ｍｏｓ 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160310 Address after: Chiba County, Japan Applicant after: DynaFine Semiconductor Co.,Ltd. Address before: Chiba, Chiba, Japan Applicant before: Seiko Instruments Inc. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Chiba County, Japan Patentee after: ABLIC Inc. Address before: Chiba County, Japan Patentee before: DynaFine Semiconductor Co.,Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171024 Termination date: 20210930 |