TW201428930A - 半導體積體電路裝置 - Google Patents
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Abstract
[課題]提升具有進行雷射修整加工之熔絲元件的半導體積體電路裝置之可靠性。[解決手段]藉由在由第2多晶矽膜所構成之熔絲元件間設置由第1多晶矽膜所構成之虛設熔絲和在虛設熔絲上設置氮化膜，可以消除由於有無多晶矽膜所構成之熔絲元件而產生的層間膜之階差，並防止熔絲開口區域之內側面和內部元件側之吸濕性的SOG膜連接，而謀求更加提升可靠性。
Description
本發明係關於具有熔絲元件之半導體積體電路裝置。
電壓調節器或電壓檢測器係由類比處理電路或邏輯電路、電容還有分洩電阻等所構成，分洩電阻部設置有電阻選擇用之熔絲元件，使得可以在檢查工程調整成理想之電壓。
圖4、圖5及圖6表示如此之以往的半導體積體電路裝置之一例。圖4為熔絲元件之俯視圖，圖5為包含分別被設置在沿著圖4之A-A’之剖面及其兩腋的MOS電晶體和電阻體512之剖面圖，圖6為沿著圖4之B-B’之剖面圖。如圖5所示般，熔絲元件405被設置在元件分離絕緣膜503上，由摻雜與MOS電晶體之閘極電極405a相同之導電材之雜質的多晶矽膜所構成。
多晶矽膜405係被層間絕緣膜513和屬於平坦化膜之BPSG膜514覆蓋，到達至多晶矽膜之兩端部附近的觸孔415被開孔在BPSG膜514和層間絕緣膜513。在BPSG
膜514上，由第1層之鋁膜416所構成之配線，被圖案製作成經圖4所示之觸孔415而接觸於多晶矽膜405。鋁膜416係被以TEOS為原料而以電漿CVD法所形成之第1層的金屬間絕緣膜518覆蓋。
在該以往例中，除第1層之鋁膜416之外，也使用第2層之鋁膜(無圖示)。因此，作為該些鋁膜彼此之間的平坦化膜，SOG膜519藉由旋轉塗佈、固化及之後的回蝕，被形成在第1層之金屬間絕緣膜518上。SOG膜519係被以TEOS為原料而以電漿CVD法所形成之第2層的金屬間絕緣膜520覆蓋。第2層之金屬間絕緣膜520係被以電漿CVD法所形成之外敷膜的SiN膜521覆蓋。
再者，在多晶矽膜405上，設置有用以利用雷射光切斷屬於熔絲元件之該多晶矽膜405的開口區域422。開口區域422係使用蝕刻鋁墊(無圖示)上之SiN膜521之時的遮罩而同時被蝕刻，但是由於過蝕刻，到達至第1層之金屬間絕緣膜518。如此一來，藉由熔絲開口區域422到達至第1層之金屬間絕緣膜518，使第1層之金屬間絕緣膜之表面成為平坦之SOG膜519成為路徑，水分藉由水或水蒸氣從外部侵入，進入至半導體積體電路之內部元件，成為半導體積體電路裝置之長期可靠性不良之原因。尤其，在PMOS電晶體中，於施加負的閘極偏壓之時，引起電晶體之臨界電壓漂移，以NBTI(Negative Bias Temperature Instability)產生了問題。
就以不使水分從如此之熔絲開口區域422侵入而引起
長期可靠性惡化的措施而言，揭示有藉由在熔絲開口區域之外周，以第1層之鋁膜形成成為阻障之密封環417，來防止水分侵入至IC內部之構造。(例如，參照專利文獻1、2)
[專利文獻1]日本特開平05-021605號公報
[專利文獻2]日本特開平07-022508號公報
但是，在成為用以防止水分從熔絲開口區域422侵入之阻障的第1層之鋁膜中的密封環417中，如圖5及圖6所示般，由於有無由多晶矽膜所構成之熔絲元件405所產生之階差的影響，存在密封環417之高度變低之區域。其結果，如圖5及圖6所示般，在以往之構造中，於回蝕時，無法充分除去密封環417上之SOG膜519，位於熔絲開口區域422之內側面之SOG膜519和位於內部元件側之SOG膜519作為水分之路徑而連接，有可能成為引起IC之特性惡化之主要原因。
本發明係考慮如此之問題而創作出，其目的在於提供藉由改良熔絲元件上之層間絕緣膜之平坦性，完全分斷熔絲開口區域之內側面和內部元件側之SOG膜，防止水分侵入至半導體積體電路之內部元件，來謀求提升可靠性的半導體積體電路裝置。
本發明之一實施例中，為了解決上述課題，使用下述般之手段。
首先，為一種半導體積體電路裝置，具有：半導體基板；元件分離絕緣膜，其係被設置在上述半導體基板之表面；由第1多晶矽所構成之複數虛設熔絲，其係隔著間隔被設置在上述元件分離絕緣膜上；氮化矽膜，其係覆蓋上述複數虛設熔絲；由第2多晶矽所構成之熔絲元件，其係隔著上述氮化矽膜而被配置在上述複數虛設熔絲之間；絕緣膜，其係被配置在上述熔絲元件及上述複數虛設熔絲之上方：密封環，其係隔著上述絕緣膜，以無切縫之方式被設置在上述熔絲元件及上述複數虛設熔絲之上方；第1配線層，其係經被設置在上述絕緣膜之連接孔而連接於上述熔絲元件；第1金屬間絕緣膜及SOG膜及第2金屬間絕緣膜，其係被配置在上述第1配線層和被配置於其上方之第2配線層之間：保護膜，其係被設置在上述第2金屬間絕緣膜之上方；及
開口區域，其係用以選擇性除去上述保護膜，且容易實施被設置在上述熔絲元件之上方的熔絲切斷。
再者，半導體積體電路裝置中，係以上述密封環藉由與上述第1配線層相同之材料，同時被形成作為特徵。
若藉由本發明之一實施例的半導體積體電路裝置時，藉由在由第2多晶矽膜所構成之熔絲元件間設置由第1多晶矽膜所構成虛設熔絲，和在虛設熔絲上設置氮化膜，消除有無由多晶矽膜所構成之熔絲元件的影響而產生層間膜之階差(高低差)，密封環上之SOG膜在製程中被除去，熔絲開口區域之內側面和內部元件側之SOG膜藉由密封環完全被分斷。因此，從SOG膜被吸收之水分，在密封環被攔阻，因水分不會進入至半導體積體電路之內部元件，故可以提升半導體積體電路之可靠性。
201‧‧‧P型矽半導體基板
202‧‧‧N型井擴散層
203‧‧‧元件分離絕緣膜
204‧‧‧閘極絕緣膜
205‧‧‧由第1多晶矽膜所構成之閘極電極(熔絲元件)
106‧‧‧由第1多晶矽膜所構成之虛設熔絲
107‧‧‧第1的SiN膜
108‧‧‧由第2多晶矽膜所構成之熔絲元件
122‧‧‧熔絲開口區域
209‧‧‧電阻體之低濃度區域
210‧‧‧P型高濃度雜質區域
211‧‧‧電阻體之高濃度區域
212‧‧‧高電阻電阻體
213‧‧‧層間絕緣膜
214‧‧‧BPSG膜
115‧‧‧觸孔
116‧‧‧第1層之鋁膜(配線層)
117‧‧‧第1層之鋁膜(密封環)
218‧‧‧第1層之金屬間絕緣膜
219‧‧‧SOG膜
220‧‧‧第2層之金屬間絕緣膜
221‧‧‧第2的SiN膜
222‧‧‧第2層之鋁膜(配線層)
圖1為本發明之實施例1所示之半導體積體電路裝置之模式俯視圖。
圖2為包含沿著圖1所示之本發明之實施例1之半導體積體電路裝置之A-A’的剖面之模式剖面圖。
圖3為沿著圖1所示之本發明之實施例1之半導體積體電路裝置之B-B’的模式剖面圖。
圖4為以往之半導體積體電路裝置之模式俯視圖。
圖5為沿著圖4之以往之半導體積體電路裝置之A-A’的模式剖面圖。
圖6為沿著圖4之以往之半導體積體電路裝置之B-B’的模式剖面圖。
以下，根據圖面說明該發明之實施型態。
圖1係表示本發明之半導體裝置之俯視圖，圖2及圖3表示本發明之半導體裝置之模式剖面圖。
使用圖1，針對熔絲區域之平面構造予以說明。本發明之特徵在於與熔絲元件鄰接而配置虛設熔絲106之點。在此，熔絲元件108係由與電阻體相同層之第2多晶矽膜所構成，在熔絲元件108之兩端具有接觸區域，經觸孔115形成有第1層之鋁配線116。熔絲元件108之中央部比兩端部細使成為容易進行雷射切斷，在熔絲元件中央部之兩側附近，隔著一定之間隔配置有虛設熔絲106。虛設熔絲106係由與電晶體之閘極電極相同之層的第1多晶矽膜所形成。虛設熔絲106之表面被氮化矽膜(SiN膜)107覆蓋。然後，跨過複數之熔絲元件108之中央部和虛設熔絲106而形成有熔絲開口區域122。然後，從第1層之鋁膜所構成之密封環117被配置成包圍熔絲開口區域122，在其周圍無切縫，構成閉曲線。為了平坦化，密封環被配置成盡可能地位於虛設熔絲之上。密封環不被配置在虛設熔絲上，僅熔絲元件及位於其兩側之間隙之部分的上方。
圖2為包含沿著圖1之A-A’之剖面及分別配置在其兩腋之MOS電晶體和電阻體212的剖面圖。在熔絲開口區域122之下方配置有被氮化矽膜107覆蓋之虛設熔絲106。
接著，根據製造方法說明如此之半導體積體電路裝置之構造。在P型矽半導體基板201上形成被形成在PMOS電晶體區域的N型井擴散層202，和雖然無特別記載但在NMOS電晶體區域形成P型井擴散層，並藉由LOCOS法所形成之氧化膜之元件分離絕緣膜203形成例如4000~8000Å程度。
然後，將藉由熱氧化之閘極絕緣膜204形成100~400Å程度，於進行離子注入以取得期待之臨界電壓之後，利用CVD法堆積成為閘極電極之第1多晶矽膜，以光阻施予圖案製作，並在閘極電極205a和熔絲元件預定區域形成虛設熔絲106。此時，藉由離子注入或Doped-CVD法使磷或硼擴散於閘極電極205a及成為虛設熔絲106之第1多晶矽膜中，使電極之極性成為N型或P型多晶矽膜。之後，使用LPCVD法，在第1多晶矽膜上設置第1的SiN膜107。如此一來，藉由以SiN膜107覆蓋由第1多晶矽膜所構成之虛設熔絲106，於雷射修整調整IC特性之熔絲元件之時，具有防止熔絲元件彼此短路的效果。並且，即使除去熔絲元件區域以外之SiN膜亦可，即使原樣地殘留下亦可。之後，為了形成電阻體及熔絲元件，堆積第2多晶矽膜，注入低濃度之雜質。因應目的，
也以P型電阻體形成N型電阻體。再者，即使以Doped-CVD法形成亦可。之後，於光微影工程之後，施予蝕刻，形成圖案，製作高電阻電阻體212及熔絲元件108。
之後，配置成為PMOS電晶體之汲極、源極之P型高濃度雜質區域210，雖然無特別圖示但配置有成為NMOS電晶體之源極及汲極的N型高濃度雜質區域。再者，此時同時為了謀求電阻體212之接觸部分之低電阻化及熔絲元件108之低電阻化，對被配置在電阻體之低濃度區域209之兩側的接觸部211及熔絲元件全面同時進行P型或N型之高濃度雜質之離子注入，充分提高雜質濃度。
之後，在形成層間絕緣膜213和平坦化膜之絕緣膜之BPSG膜214之後，開口第1觸孔115，在BPSG膜214上，圖案製作由第1層之鋁膜116所構成之配線，使經觸孔115而接觸於各要素元件。再者，第1層之鋁膜116係當作用以防止水分侵入至在之後的工程中形成的熔絲修整用之開口區域122和熔絲元件108之間的密封環117而被圖案製作。
之後，為了使成為多層配線，以例如藉由P-CVD法之TEOS形成第1層之金屬間絕緣膜218。為了改善該第1層之金屬間絕緣膜218上之平坦性，雖然施予SOG膜219之旋轉塗佈、固化、回蝕，但是其結果，幾乎不殘留SOG膜219，第1層之金屬間絕緣膜218之表面露出而成為被平坦化之狀態。並且，在第1層之金屬間絕緣膜218上以TEOS為原料形成以電漿CVD法所形成之第2層金
屬間絕緣膜220，之後，形成第2觸孔(無圖示)，設置第2層之鋁膜222。之後，以覆蓋第2層之鋁膜及第2層之金屬間絕緣膜220之方式，以電漿CVD法形成屬於保護膜之第2的SiN膜221。然後，藉由蝕刻在屬於保護膜之第2的SiN膜221選擇性地設置鋁墊(無圖示)或修整加工用之開口區域122。
圖3為沿著圖1之B-B’之剖面圖。如圖2及圖3所示之本發明之構造般，藉由在由第2多晶矽膜所構成之相鄰的熔絲元件108之間，設置被第1的SiN膜107覆蓋的由第1多晶矽膜所構成之虛設熔絲106，緩和階差，層間絕緣膜213和BPSG膜214之平坦性比起無虛設熔絲之情形，大躍進地提升。依此，因可以忽視圖5及圖6之以往構造般有無熔絲元件而對階差產生的影響，故消除SOG膜219進入密封環上的間隙。其結果，藉由製程中之平坦化技術的回蝕工程，充分除去密封環117上之SOG膜219，藉由密封環117，SOG膜219被充分切片且被切斷。因此，因水分不會經SOG膜進入至半導體積體電路裝置之內部元件，故可以提升半導體積體電路裝置之可靠性。並且，若可以利用密封環遮斷SOG膜，使SOG膜不會成為來自熔絲開口區域內側面的水分路徑時，即使在內部元件區域中，於鋁配線間之空間具有SOG膜亦可。
在如上述般所形成之本發明之半導體積體電路裝置中，因幾乎完全除去具有密封環上之吸濕性的SOG膜，故可以防止水分從開口區域侵入至內部元件，提升半導體
積體電路之可靠性。
201‧‧‧P型矽半導體基板
203‧‧‧元件分離絕緣膜
106‧‧‧由第1多晶矽膜所構成之虛設熔絲
107‧‧‧第1的SiN膜
108‧‧‧由第2多晶矽膜所構成之熔絲元件
213‧‧‧層間絕緣膜
214‧‧‧BPSG膜
117‧‧‧第1層之鋁膜(密封環)
218‧‧‧第1層之金屬間絕緣膜
220‧‧‧第2層之金屬間絕緣膜
221‧‧‧第2的SiN膜
Claims (3)
- 一種半導體積體電路裝置，其特徵為具有：半導體基板；元件分離絕緣膜，其係被設置在上述半導體基板之表面；由第1多晶矽所構成之複數虛設熔絲，其係隔著間隔被設置在上述元件分離絕緣膜上；氮化矽膜，其係覆蓋上述複數虛設熔絲；由第2多晶矽所構成之熔絲元件，其係隔著上述氮化矽膜而被配置在上述複數虛設熔絲之間；絕緣膜，其係被配置在上述熔絲元件及上述複數虛設熔絲之上方：密封環，其係隔著上述絕緣膜，以無切縫之方式被設置在上述熔絲元件及上述複數虛設熔絲之上方；第1配線層，其係經被設置在上述絕緣膜之連接孔而連接於上述熔絲元件；第1金屬間絕緣膜及SOG膜及第2金屬間絕緣膜，其係被配置在上述第1配線層和被配置於其上方之第2配線層之間：保護膜，其係被設置在上述第2金屬間絕緣膜之上方；及開口區域，其係用以選擇性除去上述保護膜，且容易實施被設置在上述熔絲元件之上方的熔絲切斷。
- 如申請專利範圍第1項所記載之半導體積體電路裝 置，其中上述密封環係藉由與上述第1配線層相同之材料，同時被形成。
- 如申請專利範圍第1項所記載之半導體積體電路裝置，其中上述密封環之下方的上述絕緣膜被平坦化。
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