JP2012004499A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】フューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置を提供する。
【解決手段】半導体基板上にフィールド酸化膜を介して抵抗体を設け、抵抗体上に第一の金属配線を設け、第一の金属配線上に吸湿性膜を含む平坦性の良い金属間層間膜を形成する。抵抗体のトリミング用フューズは吸湿性膜を含む金属間層間膜の上に形成することで吸湿性膜の露出を防止する。
【選択図】図１

Description

本発明は、フューズを有する半導体装置に関する。

アナログＩＣのデザインにおいては、トランジスタと抵抗体を組み合わせて所望の特性を出力するよう設計するのが一般的である。しかし、半導体素子の通常の製造方法は作りきりであるので、出来上がったままの特性では、高精度な抵抗値を得ることが困難である。そこで、たとえば多結晶シリコン等からなる薄膜抵抗に接続された溶断できる薄膜で構成されたレーザートリミング用のフューズをレーザー照射によって切断することで抵抗体の組み合わせパターンを調節し、前工程における製造のバラツキによって発生する特性のバラツキを吸収し、回路の狙い値に落とし込む施策が一般的にとられている。

こうしたフューズを作成する場合において、そのフューズとなるアルミあるいは多結晶シリコン等の薄膜にレーザーが効率よく照射できるよう、通常はこのような薄膜を覆っている保護膜である窒化膜や多層配線間における層間膜をエッチングによりおおかた除去している。そのために図２に示すような断面構造となる。この例ではフューズ２２０および抵抗体１２２は多結晶シリコンの薄膜である。この場合、保護膜である窒素膜１２１や層間膜１１８、１１６の断面がむき出しとなり、これらの膜と膜の間より水分が浸入して長期信頼性を劣化させる。特にＰＭＯＳトランジスタに負のゲートバイアスを加えた場合の寿命、いわゆるＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）におけるトランジスタの特性劣化が問題となる。

フューズ開口部に起因する信頼性の劣化を防止するための施策として、例えば特許文献１に示されるように、フューズ開口部近傍にアルミ層のガードリングを備えることで、水分の侵入を防止することが提案されている。

特開平０５−０６３０９１号公報

しかしながら、特許文献１の発明においては、アルミ層のガードリングを配置するための余分な面積が必要となる。高精度なトリミングのためにはある程度の数のフューズを配置することが必要となるので、そのためチップサイズを大きくする懸念がある。そこで本発明はチップサイズを増加させることなく、水分の浸入を防止することを目的とする。

上記課題を解決するために下記手段を用いる。
まず、半導体基板上にＭＯＳトランジスタと抵抗体を有する半導体装置であって、ＭＯＳトランジスタおよび抵抗体上に結線された第一の金属配線と、第一の金属配線上の吸湿性膜と、吸湿性膜を介して第一の金属配線と結線された第二の金属配線と、第二の金属配線上に一部を開口して形成された保護膜とからなり、一部開口して形成された領域から露出する第二の金属配線を抵抗体のフューズとすることを特徴とする半導体装置とする。

また、半導体基板上にＭＯＳトランジスタと抵抗体を有する半導体装置の製造方法であって、ＭＯＳトランジスタおよび抵抗体上に第一の金属配線を形成する工程と、第一の金属配線上に吸湿性膜を含む金属間層間膜を形成する工程と、金属間層間膜にコンタクトホールを形成する工程と、コンタクトホールを介して第一の金属配線と結線された第二の金属配線を形成する工程と、第二の金属配線および金属間層間膜上に保護膜を形成する工程と、保護膜の一部を開口して、抵抗体のフューズとなる第二の金属配線を露出させる工程とからなることを特徴とする半導体装置の製造方法を用いる。

上記手段を用いることにより、ＳＯＧのような吸湿性の膜が露出することが無いため、フューズ部から半導体装置内部へ水分が浸入することがない。このため、水分起因の長期信頼性不良となる懸念が極めて低くなる。また、本手段により、半導体装置のチップサイズが増加することもない。

本発明の第一の実施形態を示す半導体装置の断面模式図である。 従来の技術における半導体装置の断面模式図である。 本発明の第一の実施形態を示す半導体装置の製造フローを示す図である。 図３に続く、本発明の第一の実施形態を示す半導体装置の製造フローを示す図である。 図４に続く、本発明の第一の実施形態を示す半導体装置の製造フローを示す図である。 図５に続く、本発明の第一の実施形態を示す半導体装置の製造フローを示す図である。

本発明の第一の実施形態について図１を用いて説明する。
Ｐ型シリコン半導体基板１０１にＮ型ウェル拡散層１０２を設け、その中にＰ型低濃度不純物領域１１１、Ｐ型高濃度不純物領域１１２からなるソースドレイン領域と、ゲート絶縁膜１０６を介して設けられたゲート電極（図１においては、Ｎ型多結晶シリコンゲート１０７とタングステンシリサイド１０８の積層膜）からなるＭＯＳトランジスタが形成されている。また、ＭＯＳトランジスタの無い領域にはフィールド酸化膜１０３が形成され、その上には多結晶シリコン抵抗体１２２が配置され、その端部には第一の金属配線１１５が結線されている。第一の金属配線１１５はＭＯＳトランジスタにも結線されている。第一の金属配線１１５の上には第一のＴＥＯＳ膜１１６とＳＯＧ膜１１７と第二のＴＥＯＳ膜１１８が積層されて、その表面は平坦化されている。第二のＴＥＯＳ膜１１８の表面には第一の配線１１５と結線された第二の金属配線１１９が設けられ、そして、第二の金属配線１１９および第二のＴＥＯＳ膜１１８を覆うように保護膜１２１が形成されている。そして、フューズ部１２０となる領域は保護膜１２１が除去されて開口され、第二の金属配線１１９の一部が露出している。この露出した第二の金属配線１１９がフューズとなり、後にレーザートリミングによって切断されることになる。第二の金属配線１１９はアルミニウム合金でも良いし、電導性を有する不純物を添加した多結晶シリコンであっても良い。また、ＳｉＣｒのような金属シリサイドのような材質であっても良い。

以上、説明したように、第二の金属配線がＳＯＧ膜のような吸湿性膜の上部に位置することで、レーザートリミングしても吸湿性膜が露出することが無い。このため、樹脂封止した半導体パッケージの状態で長期信頼性試験をしても封止した樹脂を介して浸入する微量の水分が吸湿性膜に達することなく信頼性試験不良となる懸念もない。

次に、本発明の第一の実施形態を示す半導体装置の製造フローを示す図３乃至図６を用いて製造方法について説明する。

まず、Ｐ型シリコン半導体基板１０１上に不純物を、ＰＭＯＳ領域にリンをイオン注入し、高温でアニール処理を施してリンを拡散させＮ型ウェル拡散層１０２を形成する。特に図示はしないがＮＭＯＳ領域にはボロンを注入しＰ型ウェル拡散層を作成する。次に、ＬＯＣＯＳ法によりフィールド酸化膜１０３を６０００〜８０００Å程度形成する（図３（ａ））。

次に、熱酸化によるゲート絶縁膜１０６を１００〜４００Å程度形成し、所望の閾値電圧を得るようにゲート絶縁膜１０６を介してＮ型ウェル拡散層１０２にイオン注入を行なう。その後、ＣＶＤ法で後にゲート電極となる多結晶シリコン膜１０５を堆積させる。そして多結晶シリコン膜をＮ型半導体にすべく、リンをイオン注入しＮ型多結晶シリコンを形成する。ここでは、イオン注入によりＮ＋型多結晶シリコン膜を形成したが、多結晶シリコンを堆積する際に不純物を同時に混入しながら堆積させるＤｏｐｅｄ−ＣＶＤ法でＮ型多結晶シリコン膜を形成しても構わない。（図３（ｂ））。

その後、スパッタ法等で高融点金属シリサイドであるタングステンシリサイド１０８をＮ型多結晶シリコン膜上に堆積させる。尚、ここでは高融点金属シリサイドにタングステンシリサイドを用いたが、モリブデンシリサイドやチタンシリサイド、またはプラチナシリサイドを用いることも可能である。そして、フォトレジストでパターニングを施しＮ型ゲート電極（Ｎ型多結晶シリコンゲート１０７とタングステンシリサイド１０８の積層体）を形成する（図３（ｃ））。

そして、熱酸化もしくは減圧ＣＶＤ法等を用いてゲート電極部および半導体基板表面に絶縁膜１０９を１００Å〜５００Å形成する（図４（ａ））。

その後、第２の多結晶シリコンを堆積させ、次いで、高抵抗抵抗体となるよう、第２の多結晶シリコンに低濃度不純物を注入する。その後、フォトリソグラフィー工程の後、エッチングを施しパターンを形成し、フィールド酸化膜１０３上に低濃度抵抗体１１０を形成する。なお、抵抗体はＰ型でもＮ型でもどちらを形成しても構わない。また、Ｄｏｐｅｄ−ＣＶＤ法で形成しても構わない。（図４（ｂ））。

その後、図４（ｃ）に示すように、ＰＭＯＳトランジスタのドレイン・ソースのＰ型低濃度不純物領域１１１、特に図示しないがＮＭＯＳトランジスタのドレイン・ソースのＮ型低濃度不純物領域を形成する。

その後、図５（ａ）に示す様に、ＰＭＯＳトランジスタのソースおよびドレインとなるＰ型高濃度不純物領域１１２、特に図示しないがＮＭＯＳトランジスタのソースおよびドレインとなるＮ型高濃度不純物領域を形成する。また、抵抗体のコンタクト部分の低抵抗化を図る為に、低濃度抵抗体１１０の両端の領域に低濃度抵抗体１１０と同一導電型の高濃度不純物のイオン注入を行ない、抵抗体の高濃度領域１１３を形成する。なお、抵抗体の高濃度領域とソースドレイン高濃度不純物領域は同一不純物であれば、同時にイオン注入を行なっても良い。

その後、（図５（ｂ））に示す様に、層間絶縁膜１１４を形成した後、ＭＯＳトランジスタや抵抗体への第一のコンタクトホールを形成し、第一の金属配線となる金属膜をスパッタ法で堆積させる。この金属膜にはＴｉ／ＴｉＮからなるバリアメタルとＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ等のアルミニウム合金の積層膜を用いる。次いで、金属膜をパターニングして所望の第一の金属配線１１５を得る。なお、第一のコンタクトホールをタングステンプラグで充填して、その上にバリアメタルとアルミニウム合金の積層膜を堆積することでも良い。

その後、第一の金属配線および層間絶縁膜１１４上に第一のＴＥＯＳ膜１１６を堆積する。次いで、第一のＴＥＯＳ膜上にＳＯＧ膜１１７を塗布してエッチバックを施し、さらに第二のＴＥＯＳ膜１１８を堆積する。このようにして平坦性の良い金属間層間膜を得る。そして、金属間層間膜に第二のコンタクトホールを形成し、第二の金属配線１１９を形成する。図に示す領域１２０は、後にレーザートリミングでカットされるフューズ１２０である。ここで、第二の金属配線１１９はレーザートリミング加工のしやすい導電性の金属であれば良く、アルミニウム合金でも良いし、電導性を有する不純物を添加した多結晶シリコンであっても良い。また、その他のトリミング加工に好適な金属でも良い。（図５（ｃ））。

その後、第二の金属配線と金属間層間膜上に保護膜１２１を堆積し、パッド領域とフューズ部分１２０を同時に開口して本発明の半導体装置が得られる。（図６）。
以上が本発明による半導体装置の製造方法である。

１０１ Ｐ型シリコン半導体基板
１０２ Ｎ型ウェル拡散層
１０３ フィールド酸化膜
１０４ 窒化膜
１０５ 多結晶シリコン膜
１０６ ゲート絶縁膜
１０７ Ｎ型多結晶シリコンゲート
１０８ タングステンシリサイド
１０９ 絶縁膜
１１０ 抵抗体の低濃度領域
１１１ Ｐ型低濃度不純物領域
１１２ Ｐ型高濃度不純物領域
１１３ 抵抗体の高濃度領域
１１４ 層間絶縁膜
１１５ 第一の金属配線
１１６ 第一のＴＥＯＳ膜
１１７ ＳＯＧ膜
１１８ 第二のＴＥＯＳ膜
１１９ 第二の金属配線
１２０ フューズ部
１２１ 保護膜
１２２ 多結晶シリコン抵抗体
２２０ フューズ

Claims (6)

1. 半導体基板上にＭＯＳトランジスタと抵抗体を有する半導体装置であって、
   前記ＭＯＳトランジスタおよび前記抵抗体上に結線された第一の金属配線と、
   前記第一の金属配線上の吸湿性膜と、
   前記吸湿性膜に設けられたコンタクトホールを介して前記第一の金属配線と結線された第二の金属配線と、
   前記第二の金属配線上に一部を開口して形成された保護膜と、
   からなり、
   前記一部開口して形成された領域から露出する第二の金属配線を前記抵抗体のフューズとすることを特徴とする半導体装置。
2. 前記吸湿性膜は、ＳＯＧ膜を含むことを特徴とする請求項１記載の半導体装置。
3. 前記吸湿性膜は、第一のＴＥＯＳ膜と、その上に配置されたエッチバックされたＳＯＧ膜と、さらにその上を覆う第二のＴＥＯＳ膜とからなることを特徴とする請求項１記載の半導体装置。
4. 前記第二の金属配線は、アルミニウム合金、不純物添加した導電性の多結晶シリコン、あるいは、金属シリサイドのいずれかであることを特徴とする請求項１記載の半導体装置。
5. 半導体基板上にＭＯＳトランジスタと抵抗体を有する半導体装置の製造方法であって、
   前記ＭＯＳトランジスタおよび前記抵抗体上に第一の金属配線を形成する工程と、
   前記第一の金属配線上に吸湿性膜を含む金属間層間膜を形成する工程と、
   前記金属間層間膜にコンタクトホールを形成する工程と、
   前記コンタクトホールを介して前記第一の金属配線と結線された第二の金属配線を形成する工程と、
   前記第二の金属配線および前記金属間層間膜上に保護膜を形成する工程と、
   前記保護膜の一部を開口して、前記抵抗体のフューズとなる第二の金属配線を露出させる工程と、
   からなることを特徴とする半導体装置の製造方法。
6. 前記金属間層間膜は、第一のＴＥＯＳ膜と、その上に配置されたエッチバックされたＳＯＧ膜と、さらにその上を覆う第二のＴＥＯＳ膜とからなることを特徴とする請求項５記載の半導体装置の製造方法。

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