KR20140095990A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000011229 interlayer Substances 0.000 claims abstract description 55
- 239000010410 layer Substances 0.000 claims abstract description 42
- 238000002161 passivation Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 3
- 230000035515 penetration Effects 0.000 abstract description 9
- 230000006866 deterioration Effects 0.000 abstract description 7
- 230000007774 longterm Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 104
- 238000005530 etching Methods 0.000 description 11
- 238000009966 trimming Methods 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910018125 Al-Si Inorganic materials 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 3
- 229910018520 Al—Si Inorganic materials 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910008465 Si—Cu Inorganic materials 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 241000270281 Coluber constrictor Species 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- OQZCSNDVOWYALR-UHFFFAOYSA-N flurochloridone Chemical compound FC(F)(F)C1=CC=CC(N2C(C(Cl)C(CCl)C2)=O)=C1 OQZCSNDVOWYALR-UHFFFAOYSA-N 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- A42—HEADWEAR
- A42B—HATS; HEAD COVERINGS
- A42B1/00—Hats; Caps; Hoods
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- D10—INDEXING SCHEME ASSOCIATED WITH SUBLASSES OF SECTION D, RELATING TO TEXTILES
- D10B—INDEXING SCHEME ASSOCIATED WITH SUBLASSES OF SECTION D, RELATING TO TEXTILES
- D10B2501/00—Wearing apparel
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Abstract
[과제] 다층 배선 프로세스에 있어서 퓨즈 개구부에 기인하는 수분의 침입에 있어서의 장기 신뢰성의 열화를 방지하는 반도체 장치를 제공한다.
[해결 수단] 퓨즈 개구부로부터의 수분 침입을 막기 위해, 산화막으로 이루어지는 층간 절연막을 플라즈마 TEOS 산화막층의 일부를 남기도록 에칭하고, 그 후 패시베이션 질화막을 퇴적, 패터닝한 후, 부분적으로 패시베이션 질화막을 제거함으로써, 퓨즈 개구부의 층간 절연막의 측벽 및 측저면을 패시베이션 질화막으로 덮는 구조로 한다. 이에 의해 적층되어 있는 층간 절연막의 계면이나 SOG층으로부터의 수분 침입을 억제하는 것이 가능해지고, 수분에 의한 IC특성의 열화를 막는 것이 가능해진다.
[해결 수단] 퓨즈 개구부로부터의 수분 침입을 막기 위해, 산화막으로 이루어지는 층간 절연막을 플라즈마 TEOS 산화막층의 일부를 남기도록 에칭하고, 그 후 패시베이션 질화막을 퇴적, 패터닝한 후, 부분적으로 패시베이션 질화막을 제거함으로써, 퓨즈 개구부의 층간 절연막의 측벽 및 측저면을 패시베이션 질화막으로 덮는 구조로 한다. 이에 의해 적층되어 있는 층간 절연막의 계면이나 SOG층으로부터의 수분 침입을 억제하는 것이 가능해지고, 수분에 의한 IC특성의 열화를 막는 것이 가능해진다.
Description
본 발명은, CMOS 트랜지스터 및 저항 및, 레이저 트리밍용의 퓨즈를 가지는 반도체 장치에 관한 것이다.
전압 검출기 등의 고정밀도의 아날로그 IC에 있어서, 트랜지스터와 저항체를 조합하여 원하는 특성을 얻기 위해, 예를 들어 다결정 실리콘의 박막으로 구성된 레이저 트리밍용의 퓨즈를, 레이저 조사에 의해 용단함으로써 저항체의 조합 패턴을 조절하여, 반도체 웨이퍼의 가공 공정인 전공정에 있어서의 제조 편차에 의한 특성의 편차나 회로의 목표치를 조절하는 시책이 일반적으로 취해져 있다.
이러한 아날로그 IC에 있어서의 레이서 트리밍용의 퓨즈에 대해 도 4 내지 도 6을 참고로 설명한다. 도 4는 평면도, 도 5는 절단선C-C를 따르는 단면 모식도, 그리고 도 6은 절단선D-D를 따르는 단면 모식도이다. P형 반도체 기판(201) 표면에 형성된 필드 절연막(203) 위에 다결정 실리콘의 박막 저항으로 이루어지는 퓨즈(206)가 배치되어 있다. 퓨즈(206)에 레이저를 조사할 수 있도록 보호막인 질화막(220), 산화막(219), 및 다층 배선간의 층간 절연막(216, 214)을 표면으로부터 부분적으로 에칭하여, 퓨즈 개구부(222)가 형성되는데, 퓨즈 개구부(222)에서는 질화막이나 층간 절연막의 측벽이 드러난다. 여기서, 더블 메탈 프로세스 혹은 그 이상의 다층 배선 프로세스에 있어서는, 평탄화의 하나의 기술로서 예를 들어 SOG(Spin on Glass)로 이루어지는 SOG층을 코트한 후 에치백하는 기술이 이용된다. SOG는 에치백에 이용하는 재료로서 뛰어난 특성을 가지는데, 일반적으로 흡습성이 높다고 하는 특징을 가지고 있다. 그로 인해, 에치백 후에, 적층되어 있는 층간 절연막 사이의 SOG층(217)이 남음으로써, 그 SOG층으로부터 수분이 침입함으로써 IC의 소자 특성 변동을 일으키고, 장기 신뢰성에 관한 문제가 발생할 수 있다. 특히 PMOS 트랜지스터에 있어서는 고온 상태에 있어서 음의 게이트 바이어스를 더한 경우에 일어나는 NBTI(Negative Bias Temperature Instability)에 의해 트랜지스터의 역치 전압 시프트가 발생하는 것이 알려져 있다.
퓨즈 개구부에 대해 더 설명한다. 퓨즈 개구부(222)를 포토리소그래피로 패터닝 후 에칭하여 퓨즈 위의 층간 절연막의 막두께를 조절함으로써, 레이저 트리밍시의 조각 등의 트리밍 불량이 발생하지 않도록 되어 있다. 그리고 종래 구조에 있어서는, 최종 보호막인 패시베이션 질화막(220)을 퇴적한 후에, 퓨즈 개구부(222)와 도시되어 있지 않은 Pad부의 패시베이션 질화막(220)을 부분적으로 제거한 후, 다시 퓨즈 상부의 층간 절연막이 일정한 두께가 되도록 에칭을 하고 있다.
또한, 퓨즈 개구부(222)와 IC칩 사이에 수분 침입을 막기 위한 제1 및 제2 금속 배선으로 형성되어 있는 가드 링(221)을 배치하고 있다. 이 가드 링(221)을 가짐으로써 도 5에 있어서 도시하는 바와 같이 층간 절연막으로서 이용하고 있는 SOG층(217)이 칩 내부에 도달하지 않도록 중간 중간 끊겨 있다.
그러나, 퓨즈 개구부의 층간 절연막의 측벽에 있어서는, 절연막인 산화막이 노출되어 있는 상태이며, SOG 에치백을 행하고 있는 절연막층에서는 SOG층이 노출되기 때문에 수분 침입이 일어나 NBTI 뿐만 아니라, 금속 배선의 부식 등이 발생하여 IC의 특성 열화에 이를 가능성이 있다.
그 퓨즈 개구부로부터의 수분 침입에 기인하는 장기 신뢰성의 열화를 시키지 않도록, 퓨즈 개구부로부터 IC의 내부에, 장벽이 되도록 메탈을 이용하여 가드 링을 형성함으로써 수분의 침입을 방지하는 대책이, 예를 들어, 특허 문헌 1 및 특허 문헌 2에 있어서 개시되어 있다.
아날로그 IC에 있어서 칩 사이즈 축소를 위해, 각 요소 회로부의 축소는 필수인데, 퓨즈부로부터의 수분 침입에 의해 소자 특성의 변동이나 금속 배선의 부식을 억제하기 위해 퓨즈 개구부로부터의 거리를 확보하면 칩 사이즈가 확대하여, 경쟁력을 잃는다.
또, SOG를 개재한 수분 침입을 막기 위한 대책으로서 금속 배선으로 장벽이 되는 가드 링을 형성하는 방법에 있어서도, NBTI 등에 의한 특성 시프트의 억제에 효과는 있지만, 퓨즈 개구부에 SOG층이 노출되어 있기 때문에, 금속 배선의 가드 링이 배선 부식을 일으킬 가능성을 가지게 된다.
그래서 본 발명은, 퓨즈 개구부에 기인하는 수분의 침입에 있어서의 장기 신뢰성의 열화 및 배선 부식을 방지하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
이 목적을 달성하기 위해, 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 표면에 설치된 필드 절연막과,
상기 필드 절연막 위에 배치된 저항체 및 퓨즈와,
상기 퓨즈 위에 설치된 제1 층간 절연막과,
상기 제1 층간 절연막 위에 설치된 제2 층간 절연막과,
상기 제2 층간 절연막 위에 설치된, SOG층을 사이에 가지는 제3 층간 절연막과,
상기 제3 층간 절연막 위에 형성된 패시베이션 산화막과,
상기 퓨즈 위에, 상기 패시베이션 산화막으로부터 상기 제2 층간 절연막의 도중까지, 그 사이의 막을 제거함으로써 설치된 퓨즈 개구부와,
상기 패시베이션 산화막 위와 상기 퓨즈 개구부의 측면 및 측저면을 덮는 패시베이션 질화막을 가지고,
상기 퓨즈 개구부의 저면에 있어서 상기 제2 층간 절연막이 상기 패시베이션 질화막으로부터 노출하도록, 상기 패시베이션 질화막이 제거되어 있는 것을 특징으로 한다.
또, 상기 퓨즈는 제1 다결정 실리콘에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치로 했다.
또, 상기 저항체는 상기 제1 다결정 실리콘과는 상이한 제2 다결정 실리콘으로부터 형성되어 있는 것을 특징으로 하는 반도체 장치로 했다.
또, 상기 제1 층간 절연막이 BPSG 및 NSG층으로 형성되고, 상기 제2 층간 절연막이 플라즈마 TEOS 실리콘 산화막으로 형성되며, 상기 제3 층간 절연막이 플라즈마 TEOS 실리콘 산화막과 SOG와 플라즈마 TEOS 실리콘 산화막으로 구성되어 있는 것을 특징으로 하는 반도체 장치로 했다.
또, 상기 퓨즈 개구부의 주위를 둘러싸는, 금속 배선 재료로 이루어지는 가드 링을 더 가지는 것을 특징으로 하는 반도체 장치로 했다.
다층 배선을 형성하는 IC에 있어서, 장기 신뢰성 열화의 기인이 되는, 퓨즈 개구부로부터 적층된 층간 절연막 측벽으로부터의 수분 진입 경로를 확실히 차단하여, NBTI 및 배선 부식에 의한 IC의 특성 열화를 방지할 수 있다.
도 1은 본 발명의 실시예 1에 따른 퓨즈부의 모식 평면도이다.
도 2는 본 발명의 실시예 1에 따른 퓨즈부를 포함하는 반도체 장치의 A-A를 따르는 모식 단면도이다.
도 3은 본 발명의 실시예 1에 따른 퓨즈부를 포함하는 반도체 장치의 B-B를 따르는 모식 단면도이다.
도 4는 종래의 퓨즈부의 모식 평면도이다.
도 5는 종래의 퓨즈부를 포함하는 반도체 장치의 C-C를 따르는 모식 단면도이다.
도 6은 종래의 퓨즈부를 포함하는 반도체 장치의 D-D를 따르는 모식 단면도이다.
도 7은 본 발명의 실시예 2에 따른 퓨즈부의 모식 평면도이다.
도 8은 본 발명의 실시예 2에 따른 퓨즈부를 포함하는 반도체 장치의 A-A를 따르는 모식 단면도이다.
도 9는 본 발명의 실시예 2에 따른 퓨즈부를 포함하는 반도체 장치의 B-B를 따르는 모식 단면도이다.
도 10은 본 발명의 실시예 3에 따른 퓨즈부의 모식 평면도이다.
도 11은 발명의 실시예 3의 변형예에 따른 퓨즈부의 모식 평면도이다.
도 2는 본 발명의 실시예 1에 따른 퓨즈부를 포함하는 반도체 장치의 A-A를 따르는 모식 단면도이다.
도 3은 본 발명의 실시예 1에 따른 퓨즈부를 포함하는 반도체 장치의 B-B를 따르는 모식 단면도이다.
도 4는 종래의 퓨즈부의 모식 평면도이다.
도 5는 종래의 퓨즈부를 포함하는 반도체 장치의 C-C를 따르는 모식 단면도이다.
도 6은 종래의 퓨즈부를 포함하는 반도체 장치의 D-D를 따르는 모식 단면도이다.
도 7은 본 발명의 실시예 2에 따른 퓨즈부의 모식 평면도이다.
도 8은 본 발명의 실시예 2에 따른 퓨즈부를 포함하는 반도체 장치의 A-A를 따르는 모식 단면도이다.
도 9는 본 발명의 실시예 2에 따른 퓨즈부를 포함하는 반도체 장치의 B-B를 따르는 모식 단면도이다.
도 10은 본 발명의 실시예 3에 따른 퓨즈부의 모식 평면도이다.
도 11은 발명의 실시예 3의 변형예에 따른 퓨즈부의 모식 평면도이다.
이하에, 이 발명의 실시 형태를 도면에 의거하여 설명한다.
[실시예 1]
도 1에 본 발명의 실시예가 되는 반도체 장치의 퓨즈부의 평면도, 도 2 및 도 3에 같은 반도체 장치의 모식 단면도를 도시한다.
도 2는 도 1의 절단선A-A에 있어서의 반도체 장치의 모식 단면도이며, 도 3은 도 1의 절단선B-B에 있어서의 반도체 장치의 모식 단면도이다. P형 실리콘 반도체 기판(101) 위에 PMOS 영역에 형성된 N형 웰 확산층(102)과, 특별히 기재는 하지 않으나 NMOS 영역에 P형 웰 확산층을 형성하고, LOCOS법에 의해 형성된 산화막의 필드 절연막(103)을 예를 들어 4000~8000Å 정도 형성하고 있다.
그리고 열산화에 의한 게이트 절연막(104)을 100~400Å 정도 형성하고, 원하는 역치 전압을 얻도록 이온 주입을 행한 후, CVD법으로 게이트 전극이 되는 다결정 실리콘막을 퇴적시키고, 포토레지스트로 패터닝을 실시하여 게이트 전극(105)과 레이저 트리밍으로 컷되는 퓨즈(106)를 형성하고 있다. 이때 게이트 전극(105) 및 퓨즈(106)가 되는 다결정 실리콘막 중에, 인 및 붕소를 이온 주입이나 Doped-CVD법으로 확산시켜, 전극의 극성을 N형 혹은 P형으로 하고 있다. 그 후, 제2 다결정 실리콘을 퇴적시키고, 저항체가 되도록, 제2 다결정 실리콘에 저농도 불순물을 이온 주입한다. 여기에서는 P형 저항체로도 N형 저항체로도 어느 쪽을 형성해도 상관없다. 또, Doped-CVD법으로 형성해도 상관없다. 그 후, 포토리소그래피 공정 후, 에칭을 실시하여 패턴을 형성해, 고저항 저항체(107)를 작성한다.
그 후, PMOS 트랜지스터의 드레인·소스가 되는 P형 고농도 불순물 영역(108), 특별히 도시하지 않으나 NMOS 트랜지스터의 소스 및 드레인이 되는 N형 고농도 불순물 영역을 형성한다. 또, 저항체의 콘택트 부분의 저저항화를 도모하기 위해, 동시에 P형 또는 N형의 고농도 불순물의 이온 주입을 저항체의 저농도 영역(109)에 대해 행하여, 저항체의 양단에 고농도 영역(110)을 형성한다.
다음에 제1 층간 절연막(111)을 예를 들어 상압 CVD법으로 5000~20000Å의 두께가 되도록 퇴적시킴으로써 형성한다. 제1 층간 절연막은 붕소와 인을 포함한 BPSG막의 단층 구조나, 논 도프의 NSG막과 BPSG막의 2층 구조로 구성해도 된다. 그리고 제1 층간 절연막을 적층한 후, CMP 공정으로 평탄화 처리를 행하여 원하는 두께, 예를 들어 실리콘 기판으로부터 10000Å의 두께로 한다. 또한, 여기에서는 평탄화 처리로서 CMP를 이용했는데, 종래부터 사용되어 온 리플로우 처리로 평탄화해도 된다.
그 후, 접속 구멍(112)(콘택트홀)을 형성하고, 예를 들어 텅스텐 등의 고융점 금속을 묻는 이른바 플러그 구조를 형성한 후, 제1 금속 배선(113)을 예를 들어 스퍼터법으로 3000Å~8000Å 퇴적시킨다. 콘택트의 스파이크 방지를 위해 텅스텐을 묻기 전에 Ti 및 TiN으로 이루어지는 배리어 메탈층을 깔아도 된다. 금속 배선(113)에는 Al-Si, Al-Si-Cu, 혹은 Al-Cu를 이용해도 상관없다. 그리고 제1 금속 배선(113)을 포토리소그래피, 에칭 공정으로 형성한다.
다음에 다층 배선을 형성하기 위해, 제2 층간 절연막(114)을 예를 들어 플라즈마 CVD법에 의한 TEOS 산화막으로 5000Å~15000Å의 두께로 형성하고, 제1 층간 절연막일 때와 마찬가지로 CMP 공정에 의한 처리로 평탄화하여, 예를 들어 5000Å 정도의 원하는 두께가 되는 층간 절연막으로 한다. 그 후 제1 금속 배선과 접속하기 위한 접속 구멍을 형성하고, 예를 들어 텅스텐 등의 고융점 금속을 묻은 플러그 구조를 형성한 후, 제2 금속 배선(115)을 예를 들어 스퍼터법으로 3000Å~8000Å의 두께로 퇴적시킨다. 플러그 구조를 형성하기 전에는, Ti 및 TiN으로 이루어지는 배리어 메탈층을 깔아도 되고, 금속 배선(115)에는 Al-Si, Al-Si-Cu, 혹은 Al-Cu를 이용해도 상관없다. 그리고 제2 금속 배선(115)의 패턴을 포토리소그래피 공정 및 에칭 공정으로 형성한다.
제2 금속 배선(115)을 형성 후, 제3 층간 절연막(116)을 플라즈마 CVD법에 의한 TEOS 산화막으로 퇴적시킨다. 이때 제3 층간 절연막의 표면에는 평탄화를 위해 SOG(Spin On Glass)층(117)을 코트한 후 에치백을 실시하고, 더욱 TEOS 산화막(116)을 퇴적시킨 구조로 되어 있다. SOG법은 CMP 공정에 대해 간편하게 평탄화를 행할 수 있기 때문에, 다층 배선 프로세스에 있어서 최상층의 금속 배선을 퇴적시키는 층간 절연막에는 SOG법을 이용하는 경우가 있다.
그리고 플라즈마 CVD법으로 형성한 TEOS 산화막과 SOG층으로 구성되는 제3 층간 절연막에 접속 구멍을 형성하고, 예를 들어 텅스텐 등의 고융점 금속을 묻은 플러그 구조를 형성한 후, 제3 금속 배선(118)을, 제1 및 제2 금속 배선과 마찬가지로, 예를 들어 스퍼터법으로 3000~30000Å의 두께로 퇴적시킨다. 제3 금속 배선(118)은 예를 들어 Al-Si, Al-Si-Cu, 혹은 Al-Cu여도 상관없다. 그리고 제3 금속 배선(118)의 패턴을 포토리소그래피 공정 및 에칭 공정으로 형성한다.
그리고 최종 보호막인 패시베이션 산화막(119)과 패시베이션 질화막(120)의 2층 패시베이션막의 형성과 Pad 개구부 및 퓨즈 개구부(122)에 있어서의 패시베이션 산화막, 절연막, 및 패시베이션 질화막의 패터닝을 거쳐, 반도체 장치가 형성된다.
여기서, 퓨즈 개구부(122)의 주위에는 퓨즈 개구부(122)로부터 IC칩 내부로의 수분 침입을 막기 위해, 퓨즈 개구부(122)를 둘러싸도록, 제1 및 제2 금속 배선에 의해 형성되어 있는 가드 링(121)을 직사각형 형상으로 배치하고 있다. 이 가드 링(121)을 배치함으로써, 도 2에 있어서 도시하는 바와 같이, 층간 절연막으로서 이용하고 있는 SOG층(117)이 IC칩 내부로 직접 연신하여 도달하지 않도록 SOG층(117)을 중간 중간 끊을 수 있다.
또한 본 실시예에서는, 도 1, 도 2 및 도 3에 도시하는 바와 같이 퓨즈 개구부(122)의 층간 절연막이 노출되어 있는 측벽 및 저면과 측벽이 교차하는 저면의 주변 영역인 측저면을 패시베이션 질화막(120)으로 덮는 구조로 되어 있다. 퓨즈 개구부(122)의 저면은 측저면을 제외하고 패시베이션 질화막(120)이 제거되어 있다. 패시베이션 질화막(120)은 퓨즈 개구부(122)의 저면에 있어서 퓨즈 개구부(122)와는 상이한 형상의 개구부(123)를 가지고 있게 된다. 따라서, 퓨즈 개구부(122)에 있어서 노출되어 있는 막은, 측저면을 제외한 저면의 제2 층간 절연막뿐이다. 이와 같이 구성함으로써, 적층되어 있는 제1, 제2 및 제3 층간 절연막의 계면에서의 밀착성 저하로부터, 발생한 간극을 개재한 수분 침입을 막는 것이 가능하도록 되어 있다. 또 SOG층에 대해서도 마찬가지로 패시베이션 질화막(120)으로 덮는 구조로 되어 있기 때문에 SOG층을 개재한 수분 침입을 억제할 수 있는 구조로 되어 있다.
또, 퓨즈 개구부(122)의 에칭은 제2 층간 절연막의 도중에서 멈추도록 되어 있다. 이는 제1 층간 절연막까지 도달시켜 버리면, 흡습성이 있는 BPSG층이 노출되어 버려, 측벽을 패시베이션 질화막(120)으로 덮어 피복해도 BPSG층을 개재하여 IC칩 내에 수분 침입이 용이해져 버리기 때문이다. 또 제3 층간 절연막(116)에서 퓨즈 개구부(122)의 에칭을 멈추어 버리면, SOG층(117)이 역시 노출되어 버려 수분 침입 경로가 될 수 있으나, 산화막에서도 수분 침입이 적은 플라즈마 TEOS층인 제2 층간 절연막에서 개구의 에칭을 멈춤으로써, 퓨즈 트리밍 불량을 억제하면서 수분 침입에 의한 IC특성의 열화를 막는 것이 가능해져 있다.
본 실시예에 의해 개시한 반도체 장치의 제조 방법은 도시하지 않으나, 제3 금속 배선을 형성한 후, 2층 패시베이션막 중 우선 패시베이션 산화막(119)을 플라즈마 CVD법으로 퇴적시킨 후, 퓨즈의 개구를 제2 층간 절연막의 도중까지 에칭하여 퓨즈 개구부(122)를 형성한다. 그 후 패시베이션 질화막을 퇴적시킨 후, Pad와 퓨즈 부분의 개구를 형성하기 위해 패시베이션 질화막을 부분적으로 제거함으로써 본 실시예에 의해 개시한 반도체 장치의 최종 형태가 된다.
[실시예 2]
다음에, 실시예 2가 되는, 상기 실시예 1에서 개시한 실시 형태로부터의 변형예를 도 7 내지 도 9를 이용하여 설명한다. 도 7은 변형예의 퓨즈부를 도시하는 평면도이고, 도 8은 도 7의 절단선A-A에 있어서의 반도체 장치의 모식 단면도이며, 도 9는 도 7의 절단선B-B에 있어서의 반도체 장치의 모식 단면도이다.
도 7로부터 명백하게 알 수 있듯이, 본 변형예에 있어서는 제1 및 제2 금속 배선에 의해 형성되는 가드 링(도 1 내지 도 3에 있어서 부호(121)로 도시되어 있다)을 퓨즈 개구부의 주위에 배치하고 있지 않다. 그리고, 그 외의 부분에 관해서는, 실시예 1과 같은 구성으로 되어 있다. 이는, 패시베이션 질화막(120)의 수분의 침입에 대한 내성이 충분한 것을 확인할 수 있는 경우는, 수분의 침입에 대한 이중 방어 중 하나인 제1 및 제2 금속 배선에 의해 형성되는 가드 링을 생략하는 것이 가능하기 때문이다. 퓨즈 개구부의 주위에 가드 링이 없으면, SOG층은 중간 중간 끊기지 않고, 도 8 및 도 9로 도시하는 바와 같이 SOG층이 IC칩 내부로 연신할 가능성이 있지만, 퓨즈 개구부에 형성된 패시베이션 질화막(120)이 수분의 침입을 충분히 막으므로, SOG층을 개재한 수분의 침입을 염려할 필요가 없어지는 것이다.
실시예 2의 구성에 있어서는, 가드 링을 생략한 만큼, 절단선A-A을 따르는 퓨즈 전체의 길이를, 제조 공정에 있어서 허용되는 한에 있어서 단축하는 것이 가능하다는 효과를 가진다.
[실시예 3]
다음에, 실시예 3을 도 10 및 도 11을 이용하여 설명한다. 도 10은 실시예 3의 퓨즈부를 도시하는 평면도이며, 도 11은 그 변형예가 되는 퓨즈부를 도시하는 평면도이다. 실시예 3에 있어서는, 퓨즈 개구부의 최종적인 형상을 결정하고 있는 패시베이션 질화막(120)의 개구부(123)의 형상을, 각각의 퓨즈에 있어서 독립된 개구부가 배치되도록 되어 있다. 각각의 퓨즈에 있어서의 개구부(123)의 형상은 도 10에서는 직사각형(장방형)이며, 변형예인 도 11에서는 원형으로 되어 있다. 개구부(123)의 형상은 패시베이션 질화막(120)의 패터닝으로 정해지므로, 추가의 공정은 발생하지 않는다. 이와 같이 각각의 퓨즈에 있어서 독립된 개구를 배치함으로써, 레이저 트리밍에 있어서 절단되는 퓨즈의 부분만큼이 노출되고, 그 주위는 패시베이션 질화막(120)에 의해 덮이게 되므로, 고온으로 용단된 퓨즈의 잔사에 의한 오염의 영향을 작게하고, 더욱 용단되는 퓨즈의 주위의 온도가 오르는 것에 의한 팽창의 영향을 억제한다고 하는 효과를 가진다.
이상으로 개시한 실시예에 있어서는, 3층의 금속 배선 프로세스를 예로 설명했는데, 4층 이상의 다층 배선 프로세스에 있어서도 마찬가지로 본 발명을 적용하는 것이 가능한 것은 말할 필요도 없다.
101, 201 P형 실리콘 반도체 기판
102 N형 웰 확산층
103, 203 필드 절연막
104 게이트 절연막
105 게이트 전극
106 퓨즈
107 고저항 저항체
108 P형 고농도 불순물 영역
109 저항체의 저농도 영역
110 저항체의 고농도 영역
111, 211 제1 층간 절연막
112 접속 구멍
113 제1 금속 배선
114, 214 제2 층간 절연막
115 제2 금속 배선
116, 216 제3 층간 절연막
117, 217 SOG층
118 제3 금속 배선
119, 219 패시베이션 산화막
120, 220 패시베이션 질화막
121, 221 가드 링
122, 222 퓨즈 개구부
123 패시베이션 질화막의 개구부
102 N형 웰 확산층
103, 203 필드 절연막
104 게이트 절연막
105 게이트 전극
106 퓨즈
107 고저항 저항체
108 P형 고농도 불순물 영역
109 저항체의 저농도 영역
110 저항체의 고농도 영역
111, 211 제1 층간 절연막
112 접속 구멍
113 제1 금속 배선
114, 214 제2 층간 절연막
115 제2 금속 배선
116, 216 제3 층간 절연막
117, 217 SOG층
118 제3 금속 배선
119, 219 패시베이션 산화막
120, 220 패시베이션 질화막
121, 221 가드 링
122, 222 퓨즈 개구부
123 패시베이션 질화막의 개구부
Claims (6)
- 반도체 기판과,
상기 반도체 기판의 표면에 설치된 필드 절연막과,
상기 필드 절연막 위에 배치된 저항체 및 퓨즈와,
상기 퓨즈 위에 설치된 제1 층간 절연막과,
상기 제1 층간 절연막 위에 설치된 제2 층간 절연막과,
상기 제2 층간 절연막 위에 설치된, SOG층을 사이에 가지는 제3 층간 절연막과,
상기 제3 층간 절연막 위에 형성된 패시베이션 산화막과,
상기 퓨즈 위에, 상기 패시베이션 산화막으로부터 상기 제2 층간 절연막의 도중까지, 그 사이의 막을 제거함으로써 설치된 퓨즈 개구부와,
상기 패시베이션 산화막 위와 상기 퓨즈 개구부의 측면 및 측저면을 덮는 패시베이션 질화막을 가지고,
상기 퓨즈 개구부의 저면에 있어서 상기 제2 층간 절연막이 상기 패시베이션 질화막으로부터 노출하도록, 상기 패시베이션 질화막이 제거되어 있어, 상기 패시베이션 질화막은 상기 퓨즈 개구부와는 상이한 형상의 개구부를 가지는 것을 특징으로 하는 반도체 장치. - 청구항 1에 있어서,
상기 퓨즈는 제1 다결정 실리콘에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치. - 청구항 2에 있어서,
상기 저항체는 상기 제1 다결정 실리콘과는 상이한 제2 다결정 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체 장치. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 퓨즈 개구부의 주위를 둘러싸는, 금속 배선 재료로 이루어지는 가드 링을 더 가지는 것을 특징으로 하는 반도체 장치. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 퓨즈는 복수 배치되어 있고, 상기 패시베이션 질화막이 가지는 상기 개구부는, 각각의 상기 퓨즈에 있어서 독립된 개구부로 되어 있는 것을 특징으로 하는 반도체 장치. - 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
상기 제1 층간 절연막이 BPSG 및 NSG층으로 형성되고, 상기 제2 층간 절연막이 플라즈마 TEOS 실리콘 산화막으로 형성되며, 상기 제3 층간 절연막이 플라즈마 TEOS 실리콘 산화막과 SOG와 플라즈마 TEOS 실리콘 산화막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2013-012386 | 2013-01-25 | ||
| JP2013012386 | 2013-01-25 | ||
| JPJP-P-2013-245290 | 2013-11-27 | ||
| JP2013245290A JP6215020B2 (ja) | 2013-01-25 | 2013-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140095990A true KR20140095990A (ko) | 2014-08-04 |
| KR102156820B1 KR102156820B1 (ko) | 2020-09-16 |
Family
ID=51222018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140008320A KR102156820B1 (ko) | 2013-01-25 | 2014-01-23 | 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9570537B2 (ko) |
| JP (1) | JP6215020B2 (ko) |
| KR (1) | KR102156820B1 (ko) |
| CN (1) | CN103972211B (ko) |
| TW (1) | TWI618221B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6557468B2 (ja) | 2014-12-25 | 2019-08-07 | ローム株式会社 | チップ部品 |
| CN105789178A (zh) * | 2014-12-25 | 2016-07-20 | 中航（重庆）微电子有限公司 | 熔丝结构、包含该熔丝结构的半导体器件及制备方法 |
| JP6620024B2 (ja) * | 2015-03-12 | 2019-12-11 | エイブリック株式会社 | 半導体装置 |
| JP6620023B2 (ja) * | 2015-03-12 | 2019-12-11 | エイブリック株式会社 | 半導体装置およびその製造方法 |
| US9917055B2 (en) * | 2015-03-12 | 2018-03-13 | Sii Semiconductor Corporation | Semiconductor device having fuse element |
| JP2016213293A (ja) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
| JP2017045839A (ja) * | 2015-08-26 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6926806B2 (ja) * | 2017-08-09 | 2021-08-25 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| US10651136B2 (en) * | 2017-09-05 | 2020-05-12 | Globalfoundries Inc. | Technique for decoupling plasma antennae from actual circuitry |
| JP7158160B2 (ja) | 2018-03-05 | 2022-10-21 | エイブリック株式会社 | 半導体装置 |
| JP7390841B2 (ja) * | 2019-09-30 | 2023-12-04 | エイブリック株式会社 | 半導体装置及びその製造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563091A (ja) | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
| JPH0722508A (ja) | 1993-06-24 | 1995-01-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0846048A (ja) * | 1994-07-26 | 1996-02-16 | Oki Electric Ind Co Ltd | 半導体素子の冗長回路の製造方法 |
| US5879966A (en) * | 1994-09-06 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making an integrated circuit having an opening for a fuse |
| KR20000069380A (ko) * | 1997-10-13 | 2000-11-25 | 아끼구사 나오유끼 | 퓨즈를 갖는 반도체 장치 및 그 제조 방법 |
| JP2003282714A (ja) * | 2002-03-11 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置のヒューズボックスガードリング形成方法及びこれを利用した半導体装置 |
| KR20060102343A (ko) * | 2004-09-30 | 2006-09-27 | 가부시키가이샤 리코 | 반도체장치 및 그 제조방법 |
| JP2007165569A (ja) * | 2005-12-14 | 2007-06-28 | Sharp Corp | 半導体装置 |
| JP2008071991A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2012004499A (ja) * | 2010-06-21 | 2012-01-05 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125023A (ja) * | 1994-10-28 | 1996-05-17 | Sony Corp | 半導体装置の製造方法 |
| KR100322543B1 (ko) * | 1999-08-31 | 2002-03-18 | 윤종용 | 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법 |
| KR100351050B1 (ko) * | 1999-11-26 | 2002-09-10 | 삼성전자 주식회사 | 반도체소자의 퓨즈부 형성방법 |
| KR100335498B1 (ko) * | 1999-12-22 | 2002-05-08 | 윤종용 | 반도체 소자의 퓨즈부 구조 및 그 형성방법 |
| KR100425452B1 (ko) * | 2001-07-04 | 2004-03-30 | 삼성전자주식회사 | 반도체 소자의 리페어 퓨즈 개구 방법 |
| JP3584928B2 (ja) * | 2002-01-16 | 2004-11-04 | セイコーエプソン株式会社 | 半導体装置 |
| JP2004179358A (ja) * | 2002-11-27 | 2004-06-24 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
| JP5544812B2 (ja) * | 2009-10-02 | 2014-07-09 | 株式会社リコー | 半導体装置 |
| US8350337B2 (en) * | 2009-12-29 | 2013-01-08 | United Microelectronics Corp. | Semiconductor device and method of forming the same |
-
2013
- 2013-11-27 JP JP2013245290A patent/JP6215020B2/ja active Active
-
2014
- 2014-01-16 TW TW103101602A patent/TWI618221B/zh active
- 2014-01-23 US US14/161,894 patent/US9570537B2/en active Active
- 2014-01-23 KR KR1020140008320A patent/KR102156820B1/ko active IP Right Grant
- 2014-01-24 CN CN201410033375.8A patent/CN103972211B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563091A (ja) | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
| JPH0722508A (ja) | 1993-06-24 | 1995-01-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0846048A (ja) * | 1994-07-26 | 1996-02-16 | Oki Electric Ind Co Ltd | 半導体素子の冗長回路の製造方法 |
| US5879966A (en) * | 1994-09-06 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making an integrated circuit having an opening for a fuse |
| KR20000069380A (ko) * | 1997-10-13 | 2000-11-25 | 아끼구사 나오유끼 | 퓨즈를 갖는 반도체 장치 및 그 제조 방법 |
| JP2003282714A (ja) * | 2002-03-11 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置のヒューズボックスガードリング形成方法及びこれを利用した半導体装置 |
| KR20060102343A (ko) * | 2004-09-30 | 2006-09-27 | 가부시키가이샤 리코 | 반도체장치 및 그 제조방법 |
| JP2007165569A (ja) * | 2005-12-14 | 2007-06-28 | Sharp Corp | 半導体装置 |
| JP2008071991A (ja) * | 2006-09-15 | 2008-03-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2012004499A (ja) * | 2010-06-21 | 2012-01-05 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014160801A (ja) | 2014-09-04 |
| TWI618221B (zh) | 2018-03-11 |
| TW201448162A (zh) | 2014-12-16 |
| KR102156820B1 (ko) | 2020-09-16 |
| CN103972211B (zh) | 2018-10-12 |
| JP6215020B2 (ja) | 2017-10-18 |
| US20140210042A1 (en) | 2014-07-31 |
| CN103972211A (zh) | 2014-08-06 |
| US9570537B2 (en) | 2017-02-14 |
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Legal Events
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