JP7390841B2 - 半導体装置及びその製造方法 - Google Patents
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Description
このような場合において、エッチングストッパ用絶縁膜としてシリコン窒化膜を用いる技術が知られている(例えば、特許文献1参照)。
基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、
前記第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び前記第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、
前記第1の半導体素子及び前記第2の半導体素子上に設けられた層間絶縁膜と、
前記第1の電極上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、
前記第2の電極上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、
前記第1のコンタクトホール及び前記第2のコンタクトホールに埋め込まれた金属配線と、
を有する。
本発明の半導体装置は、以下の知見に基づくものである。
さらに、本発明の半導体装置における水素供給膜は、第2の半導体素子全体を覆うものでなく、エッチングストッパとして第2の金属シリサイド膜上の一部のみを覆うものとして体積や面積を小さくしている。これにより、本発明の半導体装置は、水素供給膜から経時的に放出される水素の量を低減でき、水素による不具合の発生を抑制することができる。加えて、この水素供給膜は、体積や面積が小さいため、残留応力による不具合の発生を抑制することもできる。
このように、本発明の半導体装置は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる。
この好ましい態様では、例えば、水素や水分を通しにくい金属膜が第2の半導体素子の上方の近傍に設けられていることにより、水素や水分による不具合の発生を抑制することができる。
この好ましい態様では、抵抗素子の抵抗体としての低濃度不純物領域と、水素供給膜とが離間した位置に配されていることにより、水素供給膜から放出される水素の影響を抵抗体が受けにくくなるため、経時的な抵抗値の変化を低減できる。
この好ましい態様では、抵抗素子の抵抗体である低濃度不純物領域の上に、水素を遮断できる水素遮断膜を設けることにより、水素の影響を抵抗体が受けにくくして、経時的な抵抗値の変化を低減できる。
なお、下記において、複数の膜やこれらを構造的に組み合わせて得られる半導体素子の数、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数、位置、形状、構造、大きさなどにすることができる。
また、図面は模式的なものであり、膜厚と平面寸法との関係、各膜厚の比率などは図面で示したとおりではないことに留意すべきである。
(半導体装置)
図1は、第1の実施形態における本発明の半導体装置の断面を示す模式図である。
図1に示すように、本実施形態の半導体装置100は、基板1と、分離用酸化膜2と、ゲート酸化膜3と、ソース・ドレイン領域4と、ゲート電極5と、多結晶シリコン膜6と、シリコン窒化膜7と、シリサイドブロック膜8と、燐及びホウ素を添加したシリコン酸化膜(以下、「BPSG膜」と称する)9と、第1のコンタクトホール10と、第2のコンタクトホール11と、金属配線12と、パッシベーション膜13と、を有する。これらを構造的に組み合わせることにより、半導体装置100には、絶縁ゲート電界効果型トランジスタであるMISFET110、及び抵抗素子120が設けられている。
なお、本実施形態では、基板1としてウエハ状のP型シリコン半導体基板としたが、これに限ることなく、基板1の形状、構造、大きさ及び材質は、目的に応じて適宜選択することができる。
ここで、基板1において、半導体製造プロセスを用いて他の膜や層が積層される側の面を「上面」と称し、上面に対向する側の面を「下面」と称する。
ここでは、MISFET110が設けられている面(アクティブ領域)を「第1の面S1」と称する。また、抵抗素子120が設けられている面、すなわち分離用酸化膜2の膜厚が厚い面(フィールド領域)を「第2の面S2」と称する。
なお、分離用酸化膜2の変化前後の厚みとしては、特に制限はなく、目的に応じて適宜選択することができる。
なお、ゲート酸化膜3の形状、構造、大きさ、及び材質は、目的に応じて適宜選択することができるが、サリサイドブロックが形成された構造が好ましい
なお、ソース・ドレイン領域4の形状、構造、大きさ、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。
また、本実施形態では、第1及び第2の金属シリサイド膜をコバルト又はチタン等の合金膜としたが、これに限ることなく、目的に応じて適宜選択することができ、例えば、モリブデン、コバルト、チタン、ニッケルなどの合金が挙げられる。合金としては、例えば、WSi、CoSi、TiSi、NiSiなどが挙げられる。
なお、ゲート電極5の形状、構造、大きさ、材質、並びに、不純物の種類及び濃度は、目的に応じて適宜選択することができる。
なお、本実施形態では、層間絶縁膜をBPSG膜9としたが、これに限ることはない。
なお、本実施形態では、抵抗素子120を多結晶シリコン膜6で形成したが、これに限ることはなく、例えば、CrSiO、CrSiN、TiNなどとしてもよい。
電極としての高濃度不純物領域6bには、高濃度不純物領域6bよりも低抵抗であり、第2の金属シリサイド膜としてのコバルト又はチタン等の合金膜6cが上面に形成されている。
なお、低濃度不純物領域6aとシリコン窒化膜7との間隔は、特に制限はなく、目的に応じて適宜選択することができるが、1μm以上3μm以下が好ましい。
また、水素遮断膜としてのシリサイドブロック膜8は、低濃度不純物領域6aの上面全面と、高濃度不純物領域6bの上面の一部とに形成されており、製造時の水素アニールや経時でシリコン窒化膜7から放出される水素により、低濃度不純物領域6aが影響を受けにくいようにしている。
さらに、シリサイドブロック膜8は、シリコン窒化膜7と接触しないように、TEOS(テトラエトキシシラン)で形成されている。これにより、抵抗体である低濃度不純物領域6aがシリサイドブロック膜8を介してシリコン窒化膜7の残留応力の影響を受けにくくなるため、抵抗値が変化することを抑制することができる。
第2のコンタクトホール11の下面は、合金膜6c内に位置するようにそれぞれ形成されている。このため、第2のコンタクトホール11に埋め込まれた金属配線12の下面が低抵抗の合金膜6c内でそれぞれ接することから、金属配線12と抵抗素子120の第2の電極部との接合箇所の抵抗値を低減することができる。
パッシベーション膜13の形状、構造、大きさ及び材質としては、特に制限はなく、目的に応じて適宜選択することができる。
金属膜の形状、構造、大きさ及び材料としては、特に制限はなく、目的に応じて適宜選択することができる。
次に、第1の実施形態における半導体装置100の製造方法について、図2A~図2Gで示す第1の実施形態における半導体装置を製造する一連の工程フローを説明するための模式図を参照しながら説明する。
次に、第1の半導体素子形成工程では、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、多結晶シリコンによるゲート電極形成処理など、従来のMISFET製造技術により、ゲート酸化膜3、ソース・ドレイン領域4、及びゲート電極5を第1の面S1に形成する。その後、第1の金属シリサイド膜としてのコバルト又はチタン等の合金膜4a及び5aをソース・ドレイン領域4及びゲート電極5の上部に形成する。
なお、シリコン窒化膜7の形成方法としては、特に制限はなく、目的に応じて適宜選択することができるが、成膜温度を低くできる点でプラズマによる形成方法が好ましい。
なお、シリコン窒化膜7のエッチング処理としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ウェットエッチング、異方性又は等方性のドライエッチングなどが挙げられる。
BPSG膜9の形成方法としては、特に制限はなく、目的に応じて適宜選択することができる。また、BPSG膜9の平坦化方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、リフロー法、エッチバック法、CMP(Chemical Mechanical Polishing)法などが挙げられる。リフロー法は、具体的には、リン又はボロンを含む酸化膜を形成した後、850℃以上の熱処理で平坦化するようにしてもよい。
このように、本実施形態の半導体装置100を製造することができる。
また、第1の金属シリサイド膜としてのコバルト又はチタン等の合金膜4a及び5aをソース・ドレイン領域4及びゲート電極5の上部に形成する際に、第2の金属シリサイド膜としてのコバルト又はチタン等の合金膜6cを、シリサイドブロック膜8で覆われていない低濃度不純物領域6aの上部に形成するようにしてもよい。
図3は、本発明の第2の実施形態における半導体装置の断面を示す模式図である。
図3に示すように、第2の実施形態の半導体装置100は、第1の実施形態において、第2の半導体素子である抵抗素子120をヒューズ130に変え、ヒューズ130の上面の膜を開口させた以外は、第1の実施形態の半導体装置100と同様である。
このヒューズ130は、必要に応じて開口部からエネルギーを照射され、高濃度不純物領域14a及び合金膜14bが溶断されることで機能する。
これにより、本発明の半導体装置は、コンタクトホールによる導通経路の抵抗値を低減でき、かつ経時的な水素による不具合の発生を抑制することができる。
2 分離用酸化膜
3 ゲート酸化膜
4 ソース・ドレイン領域
4a 合金膜(第1の金属シリサイド膜)
5 ゲート電極
5a 合金膜(第1の金属シリサイド膜)
6 多結晶シリコン膜
6a 低濃度不純物領域
6b 高濃度不純物領域
6c 合金膜(第2の金属シリサイド膜)
7 シリコン窒化膜(水素供給膜)
8 シリサイドブロック膜(水素遮断膜)
9 BPSG膜(層間絶縁膜)
10 第1のコンタクトホール
11 第2のコンタクトホール
12 金属配線
13 パッシベーション膜
14a 高濃度不純物領域
14b 合金膜(第2の金属シリサイド膜)
100 半導体装置
110 MISFET
120 抵抗素子
130 ヒューズ
S1 第1の面
S2 第2の面
Claims (4)
- 基板上の第1の面に設けられ、第1の金属シリサイド膜が上部に形成された第1の電極部を有する第1の半導体素子と、
前記第1の面より高い位置の第2の面に設けられ、第2の金属シリサイド膜及び前記第2の金属シリサイド膜上の一部を覆う水素供給膜が上部に形成された第2の電極部を有する第2の半導体素子と、
前記第1の半導体素子及び前記第2の半導体素子上に設けられた層間絶縁膜と、
前記第1の電極部上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように形成された第1のコンタクトホールと、
前記第2の電極部上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように形成された第2のコンタクトホールと、
前記第1のコンタクトホール及び前記第2のコンタクトホールに埋め込まれた金属配線と、
を有し、
前記第2の半導体素子は、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で形成されている抵抗素子であり、前記水素供給膜は、前記低濃度不純物領域から離間した位置に配されていることを特徴とする半導体装置。 - 前記第2の半導体素子の上方の近傍に設けられている金属膜を更に有する請求項1に記載の半導体装置。
- 前記低濃度不純物領域上に水素遮断膜を更に有する請求項1又は2に記載の半導体装置。
- 基板上の第1の面において、上部に第1の金属シリサイド膜が形成された第1の電極部を有する第1の半導体素子を形成する第1の半導体素子形成工程と、
第1の面より高い位置の第2の面において、低濃度不純物領域及び高濃度不純物領域を有する多結晶シリコン膜で抵抗素子を形成し、前記高濃度不純物領域の上部に第2の金属シリサイド膜及び前記低濃度不純物領域から離間した位置に水素供給膜が順次形成された第2の電極部を有する第2の半導体素子を形成する第2の半導体素子形成工程と、
前記第1の半導体素子及び前記第2の半導体素子上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第1の電極部上の前記層間絶縁膜を貫通し前記第1の金属シリサイド膜に接するように第1のコンタクトホールを形成する第1のコンタクトホール形成工程と、
前記第2の電極部上の前記層間絶縁膜及び前記水素供給膜を貫通し前記第2の金属シリサイド膜に接するように第2のコンタクトホールを形成する第2のコンタクトホール形成工程と、
前記第1のコンタクトホール及び前記第2のコンタクトホールに金属配線を埋め込む金属配線埋め込み工程と、
を含むことを特徴とする半導体装置の形成方法。
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