KR100627767B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 실리사이드 구조를 갖는 확산층 저항 소자의 정션 누설을 방지한다. 도 2의 (a)에 도시한 바와 같이, 전면에 티탄(Ti)을 스퍼터함으로써 티탄층(6)을 형성한다. 이에 의해, P+형 확산층(4)은 실리사이드 블록층(5)의 개구부(5a, 5b)를 통하여 티탄층(6)과 접촉한다. 그 후, 도 2의 (b)에 도시한 바와 같이 열 처리를 행함으로써, P+형 확산층(4)과 접촉한 티탄층(6)이 부분적으로 실리사이드화되고, P+형 확산층(4) 표면에 각각 티탄 실리사이드층(7a, 7b)이 형성된다. 그리고, 도 2의 (c)에 도시한 바와 같이, 실리사이드화되어 있지 않은 티탄층(6)을 웨트 에칭하여 제거한다.
정션 누설, 실리사이드 블록층, 티탄층, 절연막
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 평면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.
도 7은 종래예의 반도체 장치의 단면도.
도 8은 종래예의 다른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N형 실리콘 기판
2a, 2b : 소자 분리 영역
3 : P-형 확산층
4 : P+형 확산층
5 : 실리사이드 블록층
5a, 5b : 개구부
6, 10 : 티탄층
7a, 7b, 11a, 11b : 티탄 실리사이드층
8 : 절연막
9a, 9b : 금속 배선층
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 실리사이드 구조를 포함하는 확산층 저항 소자의 구조 및 그 제조 방법에 관한 것이다.
종래, 반도체 장치의 미세화, 고속화를 목적으로 하여 금속 배선층과 확산층의 컨택트 저항의 저감을 도모하기 위해서, 실리사이드 구조가 이용되고 있다. 도 7은 그와 같은 확산층 저항 소자의 단면 구조를 도시하는 도면이다. N형 실리콘 기판(21) 위에, 활성 영역을 둘러싸도록 LOCOS법이나 STI법에 의해 소자 분리 영역(22a, 22b)을 형성한다. 활성 영역에는 P+형 확산층(24)을 형성하고, 실리사이드 블록층(25)의 개구부에만, 티탄 실리사이드층(TiSix층)(27a, 27b)을 형성한다. 그리고, 티탄 실리사이드층(27a, 27b) 위에 개구부를 형성하여 금속 배선층(29a, 29b)을 형성한다. 이에 의해, 금속 배선층(29a)과 금속 배선층(29b) 사이에 P+형 확산층(24)에 의한 확산층 저항 소자가 접속된다.
도 8은 실리사이드 구조를 갖는 다른 확산층 저항 소자의 단면 구조를 도시하는 도면이다. 이 확산층 저항 소자는, 중내압 확산층 저항 소자라고 불리는, 10V 정도의 높은 내압을 갖는 확산층 저항 소자이다. N형 실리콘 기판(31) 위에, 활성 영역을 둘러싸도록 LOCOS법이나 STI법에 의해 소자 분리 영역(32a, 32b)을 형성한다. 활성 영역에는 P-형 확산층(33)을 형성하고, 소자 분리 영역(32a, 32b)으로부터 소정 거리만큼 떨어져 P-형 확산층(33) 내측에 그것보다도 얕게 P+형 확산층(34)을 형성한다. 그리고, 도 7에 도시한 것과 마찬가지로 실리사이드 블록층(35)의 개구부에만, 티탄 실리사이드층(TiSix층)(37a, 37b)을 형성한다. 그리고, 티탄 실리사이드층(37a, 37b) 위에 개구부를 형성하여 금속 배선층(39a, 39b)을 형성한다. 이에 의해, 금속 배선층(39a)과 금속 배선층(39b) 사이에 P+형 확산층(34)에 의한 확산층 저항 소자가 접속된다. 중내압 확산층 저항 소자에는, P+형 확산층(34)과 N형 실리콘 기판(31) 사이에는 P-형 확산층(33)이 형성되어 있기 때문에, P+형 확산층에 인가되는 10V 정도의 전압이 P-형 확산층(33)에 의해 전계 집중이 완화됨으로써, 도 7의 확산층 저항 소자의 구조에 비하여 높은 내압을 실현할 수 있다.
또, P+형 확산층(34)을 소자 분리 영역(32a, 32b)으로부터 소정 거리만큼 떨어져 P-형 확산층(33) 내측에 형성하는 것은, 소자 분리 영역(32a, 32b)과 P-형 확산층(33)의 경계면의 형상에 의해, 경계면 부근의 P-형 확산층(33)에는 P형 불순물 이 적절하게 주입되지 않는다. 따라서, 이 소자 분리 영역(32a, 32b)과 P-형 확산층(33)의 경계면 부근의 내압 부족 때문에 높은 내압을 얻을 수 없기 때문이다.
도 8의 확산층 저항 소자의 구조에는, P+형 확산층(34)을 소자 분리 영역(32a, 32b)으로부터 오프셋시키기 위해서, P-형 확산층(33)이 N형 실리콘 기판(31)의 표면에 노출된다. 이 상태에서 활성 영역의 표면 중 P+형 확산층(34)의 저항 소자로서 이용하는 부분만 실리사이드 블록층(35)에 의해 티탄 실리사이드화를 저지하여, 티탄 실리사이드 형성을 행하면, P-형 확산층(33) 위에도 각각 티탄 실리사이드층(37a, 37b)이 형성되게 된다. 그렇게 하면, 실리사이드 반응 시에 티탄이 P-형 확산층(33)의 P형 불순물(예를 들면, 붕소)을 흡수하기 때문에, 확산층의 정션이 얕아져서, 정션 누설이 발생한다는 문제가 있었다.
그래서, 본 발명은 실리사이드 구조를 갖는 중내압 확산층 저항 소자의 정션 누설을 방지하는 것을 목적으로 한다.
본 발명은, 고농도 확산층 위에만, 금속 실리사이드층을 형성하고, 저농도 확산층 위에 금속 실리사이드층을 형성하지 않도록 한 것이다.
<실시 형태>
다음으로, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하여 설명한다.
(실시예 1)
제1 실시예에 대하여 도 1 내지 도 4를 참조하여 설명한다. 도 1 내지 도 3은 이 반도체 장치의 제조 방법을 도시하는 단면도, 도 4는 이 반도체 장치의 평면도이다. 도 1의 (a)에 도시한 바와 같이, N형 실리콘 기판(1) 위에 활성 영역을 둘러싸도록 LOCOS법이나 STI법에 의해 소자 분리 영역(2a, 2b)을 형성한다. 활성 영역에는 P-형 확산층(3)을 형성하고, P-형 확산층(3) 내측에 그것보다도 얕게 P+형 확산층(4)을 형성한다. 구체적으로는, 붕소와 같은 P형 불순물을 N형 실리콘 기판(1)의 활성 영역 표면에 저농도로 이온 주입하고, 그 후 열 확산을 행한다. P-형 확산층(3)의 불순물 농도는 예를 들면 1×1017/㎤ 정도이지만, 이것에는 한정되지 않는다. 그리고, 소자 분리 영역(2a, 2b)으로부터 소정 거리만큼 떨어져 있는 영역에, 선택적으로 붕소와 같은 P형 불순물을 N형 실리콘 기판(1) 표면에 고농도로 이온 주입하여, P+형 확산층(4)을 형성한다. 이에 의해, P+형 확산층(4)과 소자 분리 영역(2a, 2b) 사이에는, P-형 확산층(3)이 N형 실리콘 기판(1) 표면에 노출된다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 예를 들면 실리콘 산화막으로 이루어진 실리사이드 블록층(5)을 전면에 퇴적하고, 도 1의 (c)에 도시한 바와 같이, 실리사이드 블록층(5)을 선택적으로 에칭함으로써, P+형 확산층(4) 위의 실리사이드 블록층(5)에 개구부(5a, 5b)를 형성한다. 이 때, P-형 확산층(3) 위에는 실리사이드 블록층(5)을 퇴적시켜 둔다.
다음으로, 도 2의 (a)에 도시한 바와 같이, 전면에 티탄(Ti)을 스퍼터함으로 써 티탄층(6)을 형성한다. 이에 의해, P+형 확산층(4)은 개구부(5a, 5b)를 통하여 티탄층(6)과 접촉한다. 그 후, 도 2의 (b)에 도시한 바와 같이 열 처리를 행함으로써, P+형 확산층(4)과 접촉한 티탄층(6)이 부분적으로 실리사이드화되어, P+형 확산층(4) 표면에 각각 티탄 실리사이드층(7a, 7b)이 형성된다. 그리고, 도 2의 (c)에 도시한 바와 같이, 실리사이드화되어 있지 않은 티탄층(6)을 웨트 에칭하여 제거한다. 또, 도 2의 (c)는 도 4의 평면도의 X-X선을 따라 취한 단면에 대응하고 있다.
다음으로, 도 3에 도시한 바와 같이, 전면에 절연막(8)을 적층하고나서 티탄 실리사이드층(7a, 7b) 위에 컨택트홀을 개구하여, 금속 배선층(9a, 9b)을 형성한다.
이에 의해, 금속 배선층(9a)과 금속 배선층(9b) 간에 P+형 확산층(4)에 의한 중내압 확산층 저항 소자가 접속된다.
다음으로, 본 발명의 제2 실시예에 대하여 도 5를 참조하여 설명한다.
(실시예 2)
도 1 내지 도 4와 동일한 구성 부분에 대해서는 동일 부호를 붙여서, 설명을 생략한다. 도 5의 (a)에 도시한 바와 같이, 도 1의 (a)의 공정을 거친 후에, P+형 확산층(4)이 형성된 N형 실리콘 기판(1) 전면에 티탄을 스퍼터함으로써 티탄층(10)을 형성한다.
다음으로, 도 5의 (b)에 도시한 바와 같이, 티탄층(10)을 선택적으로 에칭함으로써, P+형 확산층(4) 표면에 각각 티탄층(10a, 10b)을 남기고, 그 이외의 영역 위의 티탄층(10)을 제거한다. 그 후, 도 5의 (c)에 도시한 바와 같이, 열 처리를 행함으로써, 티탄층(10a, 10b)을 실리사이드화하여, 티탄 실리사이드층(11a, 11b)을 형성한다.
다음으로, 도 5의 (d)에 도시한 바와 같이, 전면에 절연막(8)을 적층하고나서 티탄 실리사이드층(11a, 11b) 위에 컨택트홀을 개구하여, 금속 배선층(9a, 9b)을 형성한다.
이에 의해, 금속 배선층(9a)과 금속 배선층(9b) 사이에 P+형 확산층(4)에 의한 중내압 확산층 저항 소자가 접속된다.
또, 제1 실시예에서, 실리사이드 블록층(5)으로서는, 실리콘 산화막 이외의 재료, 예를 들면 실리콘 질화막을 이용해도 된다. 또한, 제1 및 제2 실시예에서, 티탄 대신에 다른 고융점 금속을 이용해도 된다. 또한, 제1 및 제2 실시예에서, P-형 확산층(3)은 반드시 소자 분리 영역(2a, 2b)에 인접해 있을 필요는 없고, 도 6과 같이 P-형 확산층(4)과 소자 분리 영역(2a, 2b) 사이에 N형 실리콘 기판(1)이 존재하고 있어도 된다. 또한, 제1 및 제2 실시예에서는, P+형 확산층에 의한 확산층 저항 소자를 예로 들어 설명했지만, 본 발명은 N+ 형 확산층 저항 소자에도 마찬가지로 적용할 수 있다.
본 발명에 따르면, 실리사이드 구조를 갖는 확산층 저항 소자의 정션 누설을 방지할 수 있다. 이에 의해, 중내압 확산층 저항 소자와, 실리사이드 구조를 갖는 미세 MOS 트랜지스터를 동일한 칩 위에 집적화하는 것이 가능해진다.
Claims (5)
- 제1 도전형의 반도체 기판과,상기 반도체 기판 위에 형성된 상기 제1 도전형과는 서로 다른 제2 도전형의 고농도 확산층과,상기 고농도 확산층과 상기 반도체 기판 사이에 형성된 상기 제2 도전형의 저농도 확산층과,상기 저농도 확산층 위에 형성되어, 금속 실리사이드의 형성을 저지하는 금속 실리사이드 블록층과,상기 저농도 확산층 이외에서, 상기 고농도 확산층 위에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 장치.
- 제1 도전형의 반도체 기판과,상기 반도체 기판 위에 형성된 상기 제1 도전형과는 서로 다른 제2 도전형의 고농도 확산층과,상기 고농도 확산층과 상기 반도체 기판 사이에 형성된 상기 제2 도전형의 저농도 확산층과,상기 저농도 확산층 이외에서, 상기 고농도 확산층 위에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 장치.
- 제1 도전형의 반도체 기판 위에 상기 제1 도전형과는 서로 다른 제2 도전형의 저농도 확산층을 형성하는 공정과,상기 저농도 확산층의 내측에 상기 저농도 확산층보다도 얕게 상기 제2 도전형의 고농도 확산층을 형성하는 공정과,전면에 실리사이드 블록층을 형성하는 공정과,상기 고농도 확산층 위의 상기 실리사이드 블록층을 선택적으로 제거하여, 상기 고농도 확산층 중 적어도 일부를 노출시키는 공정과,전면에 금속층을 피착하는 공정과,열 처리에 의해 상기 고농도 확산층과 접촉한 상기 금속층을 반응시켜 실리사이드화하고, 상기 고농도 확산층 위에 금속 실리사이드층을 형성하는 공정과,상기 실리사이드 블록층 위의 실리사이드화하지 않은 상기 금속층을 선택적으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서,상기 실리사이드 블록층은, 실리콘 산화막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1 도전형의 반도체 기판 위에 상기 제1 도전형과는 서로 다른 제2 도전형의 저농도 확산층을 형성하는 공정과,상기 저농도 확산층 내측에 상기 저농도 확산층보다도 얕게 상기 제2 도전형 의 고농도 확산층을 형성하는 공정과,상기 고농도 확산층 위에 선택적으로 금속층을 형성하는 공정과,열 처리에 의해 상기 고농도 확산층과 접촉한 상기 금속층을 반응시켜서 실리사이드화하고, 상기 고농도 확산층 위에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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