JP2004165236A - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法 Download PDFInfo
- Publication number
- JP2004165236A JP2004165236A JP2002326362A JP2002326362A JP2004165236A JP 2004165236 A JP2004165236 A JP 2004165236A JP 2002326362 A JP2002326362 A JP 2002326362A JP 2002326362 A JP2002326362 A JP 2002326362A JP 2004165236 A JP2004165236 A JP 2004165236A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- film
- etching
- etching stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
【課題】エッチングストッパ膜を用いて適正にコンタクトホールを形成でき、かつ、水素化促進によって暗電流を有効に抑制でき、画質の向上を図る。
【解決手段】コンタクトエッチングのストッパ用にLP−SiN膜を数十nmの膜厚で形成する。その後、コンタクト領域以外のコンタクトエッチング時のストッパとして不要な部分をフォトリソグラフィ及びドライエッチングによって除去する。次に、層間絶縁膜としてSiO2 膜を形成し、さらに、ゲート電極及び拡散層と配線とをタングステンプラグでコンタクトするためのコンタクトホールをフォトリソグラフィとドライエッチングによって形成する。その後、プラグ用のタングステン及びバリアメタルの埋め込み、配線メタルの形成、層間絶縁膜の形成を繰り返し、パッシベーション膜、カラーフィルタ、オンチップマイクロレンズ等を形成する。
【選択図】 図1
【解決手段】コンタクトエッチングのストッパ用にLP−SiN膜を数十nmの膜厚で形成する。その後、コンタクト領域以外のコンタクトエッチング時のストッパとして不要な部分をフォトリソグラフィ及びドライエッチングによって除去する。次に、層間絶縁膜としてSiO2 膜を形成し、さらに、ゲート電極及び拡散層と配線とをタングステンプラグでコンタクトするためのコンタクトホールをフォトリソグラフィとドライエッチングによって形成する。その後、プラグ用のタングステン及びバリアメタルの埋め込み、配線メタルの形成、層間絶縁膜の形成を繰り返し、パッシベーション膜、カラーフィルタ、オンチップマイクロレンズ等を形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、例えばCMOSイメージセンサ等の半導体プロセスを用いて撮像部を形成する固体撮像装置の製造方法に関する。
【0002】
【従来の技術】
従来より、半導体チップ上に光電変換素子及び画素トランジスタを含む多数の画素を集積した撮像部と、この撮像部の駆動制御を行う駆動回路や撮像部からの画像信号を処理する信号処理回路等を含む周辺回路部とを設けたCMOSイメージセンサが提供されている。
このようなCMOSイメージセンサは、一般に、既存のCMOSプロセスをベースとして作られるが、メタル多層配線構造を形成するために、数百nmの厚さの層間絶縁膜にコンタクトホールを異方的に加工し、各メタル配線層とトランジスタ電極、またはソース、ドレインとを任意な位置でコンタクトさせる必要がある。
なお、一般に多層配線層間を接続するプラグ及びホールをビアプラグ及びビアホールといい、上部配線と半導体基板の各素子との間を接続するプラグ及びホールをコンタクトプラグ及びコンタクトホールというが、本発明の説明においてはコンタクトプラグ及びコンタクトホールという用語で総称するものとする。
【0003】
そして、上述のような層間絶縁膜にコンタクトホールを形成するための異方性加工は、通常はドライエッチングを用いるが、異方性加工であるゆえに、シリコン酸化膜(SiO2 )系層間絶縁膜と下地電極(ポリシリコン(Poly−Si)膜やタングステン等による高融点金属シリサイド膜等)、及び拡散層のSi基板とのエッチング選択比が低くなってしまう。
そのため、従来は、エッチングストッパの役割を果たすシリコン窒化膜(SiN)系の膜を下地電極及び拡散層の直上に形成しておき、第1エッチング工程で異方性加工によりストッパ用シリコン窒化膜までを加工し、その後の第2エッチング工程でエッチング選択比を上げた等方性エッチングを行い、ストッパ用シリコン窒化膜をブレークスルーさせる2ステップエッチング工程を行いコンタクトホールを形成する必要がある(例えば、特許文献1及び特許文献2参照)。
【0004】
図4は、従来のCMOSイメージセンサの構造例を示す概略断面図である。
ここでは3層メタル配線構造の例を示している。
シリコン基板100には、フォトダイオード110、転送ゲート120、フローティングデフュージョン(FD)130、ロジックトランジスタ140、キャパシタ150等が形成されている。
なお、画素トランジスタの構成としては、転送ゲート120を構成する転送トランジスタの他に、例えば増幅トランジスタ、リセットトランジスタ、選択トランジスタ等を有しているが、図4では省略している。
また、シリコン基板100の上層には、シリコン酸化膜よりなるゲート絶縁膜(図示せず)を介して各トランジスタのゲート電極122、142等が設けられ、その上面にシリコン酸化膜(SiO)160が形成され、さらにその上面にはエッチングストッパ用のシリコン窒化膜(LP−SiN)170が形成されている。
【0005】
そして、その上層に多層メタル配線層が設けられている。この多層メタル配線層は、層間絶縁膜210、220、230が積層され、そこに形成されたコンタクトホールに各層のコンタクトプラグ212、222、232及びバリアメタル214、224、234が形成され、その上端部にアルミ配線216、226、236及びバリアメタル218、228、238が形成されている。
また、このような多層メタル配線層の上には、パッシベーション膜240が形成され、その上層に図示しないカラーフィルタやマイクロレンズ等が設けられている。
【0006】
このような多層配線構造において、各配線及び各ゲート電極はCMP(chemical mechanical polishing )等で平坦化されたSiO2 系の層間絶縁膜210、220、230で絶縁されており、各配線とゲート電極または拡散層との間は、このSiO2 系の層間絶縁膜のコンタクト領域に対してフォトリソグラフィ及びエッチング作業を行い、プラグメタルの埋め込みによりコンタクトを取っている。
このコンタクトエッチング時に、ゲート電極及び拡散層に対するエッチングばらつきによる過度のエッチングを防止するため、エッチングストッパとして減圧CVDによるシリコン窒化膜(LP−SiN)170を数十nmの膜厚で形成している。これにより、コンタクトエッチングのプロセスマージンが確保でき、歩留まりの安定化を図ることができる。
【0007】
一方、この種のCMOSイメージセンサでは、高画質のイメージセンサを得るために、シリコン膜とシリコン酸化膜との界面準位の影響により発生する暗電流を抑制することが重要な課題の1つである。
そして、この暗電流抑制方法としては、ウェーハプロセス中において、シリコン膜とシリコン酸化膜の界面準位を減らすため、界面のSiダングリングボンドを水素によってターミネートさせる水素化促進を施す方法が知られている(例えば、特許文献3参照)。
【0008】
【特許文献1】
特開2000−243832号公報
【特許文献2】
特開2001−93855号公報
【特許文献3】
特開2001−267547号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上述したコンタクトホールの形成に必要なストッパ用シリコン窒化膜(上述したLP−SiN)の存在により、シリコン窒化膜が水素を通さないため、外部からの水素供給が阻害され、界面準位を低減させることができない構造となってしまっており、この結果、暗電流を抑制することができず、画質の劣化を招いていた。
【0010】
そこで本発明の目的は、エッチングストッパ膜を用いて適正にコンタクトホールを形成でき、かつ、水素化促進によって暗電流を有効に抑制でき、画質の向上を図ることが可能な固体撮像装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明は前記目的を達成するため、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0012】
また本発明は、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0013】
また本発明は、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域の一部以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0014】
本発明の固体撮像装置の製造方法では、層間絶縁膜にコンタクトホールを形成するためのエッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域、あるいは、エッチングストッパ領域以外及び固体撮像素子の受光領域の全体または一部以外の領域のエッチングストッパ用絶縁膜を除去することから、エッチングストッパ膜を用いた適正なコンタクトホールの形成と、水素化促進による暗電流の抑制効果を両立でき、画質の良好な固体撮像装置を容易に作成することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明による固体撮像装置の製造方法の実施の形態例について説明する。
本実施の形態例は、メタル配線のコンタクト加工を行う際のエッチングストッパである減圧CVD(chemical vapor deposition )によるシリコン窒化膜(LP−SiN)を設けたCMOSイメージセンサにおいて、以下のような特徴を有する。
(1)コンタクト加工時のエッチングストッパ領域以外のLP−SiNを除去し、水素化を促進することで、フォトダイオードで発生する界面準位を低減させ、暗電流を抑制し、高画質を図る。
(2)コンタクト加工時のエッチングストッパ領域以外及びフォトダイオードの受光領域以外のLP−SiNを除去し、受光領域ではLP−SiNの薄膜を残すことにより、低反射構造が得られるようにして、暗電流抑制と高感度化の両立を図る。
(3)コンタクト加工時のストッパ領域以外及びフォトダイオードの受光領域の一部のLP−SiNを除去し、受光領域ではLP−SiNの薄膜を部分的に残すことにより、低反射構造が得られるようにして、暗電流抑制と高感度化の両立を図る。
【0016】
図1は、本発明の実施の形態例によるCMOSイメージセンサの構造例を示す概略断面図である。ここでは3層メタル配線構造の例を示している。
また、図2は、図1に示すCMOSイメージセンサの全体構造の一例を示す平面図であり、図3は、図1に示すCMOSイメージセンサの画素回路の構成例を示す回路図である。
【0017】
まず、本実施の形態例における特徴となる図1の積層構造の説明に先立って本発明を適用できるCMOSイメージセンサの概要を図2及び図3に基づき説明する。
図2に示すように、本例のCMOSイメージセンサは、半導体素子基板300上に画素部(撮像部)310、定電流部320、列信号処理部(カラム部)330、垂直(V)選択駆動手段340、水平(H)選択手段350、水平信号線360、出力処理部370、タイミングジェネレータ(TG)380等を設けたものである。
画素部310は、多数の画素を2次元マトリクス状に配置したものであり、各画素に図3に示すような画素回路が設けられている。この画素部310からの各画素の信号は、各画素列毎に垂直信号線(図2では省略)を通して列信号処理部130に出力される。
定電流部320には各画素にバイアス電流を供給するための定電流源(図2では省略)が各画素列毎に配置されている。
V選択駆動手段340は、画素部310の各画素を1行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
【0018】
列信号処理部330は、垂直信号線を通して得られる各画素の信号を1行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばCDS(画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する)処理、AGC(オートゲインコントロール)処理、A/D変換処理等を適宜行うものとする。
H選択手段350は、列信号処理部330の信号を1つずつ選択し、水平信号線360に導く。
出力処理部370は、水平信号線360からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部330でA/D変換を行う代わりに、出力処理部370で行うようにしてもよい。
タイミングジェネレータ380は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
【0019】
次に、図3を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード(PD)410と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)411、412、413、414を設けたものである。
PD410は、光電変換によって生成された電子を蓄積する。転送Tr411は、PD410の電子をフローティングディフュージョン(FD)415に転送する。
増幅Tr412は、ゲートがFD415とつながっており、FD415の電位変動を電気信号に変換する。選択Tr413は信号を読み出す画素を行単位で選択するものであり、この選択Tr413がONしたときには、増幅Tr412と画素の外で垂直信号線416につながっている定電流源417とがソースフォロアを組むので、FD415の電圧に連動する電圧が垂直信号線に出力される。
リセットTr414は、FD415の電位をVddにリセットする。
【0020】
次に、本実施の形態例の特徴部分となる製造方法について説明する。
まず、本例のプロセスフローの概略を説明する。
(1)まず、一般的なCMOSプロセス手順で、Si基板にLOCOS〜Well形成〜Tr及びTransferゲート形成後、ゲートセルフアラインで各Trのソース/ドレイン及びフォトダイオードの不純物添加をイオン注入によって行う。
(2)次に、コンタクトエッチングのストッパ用にLP−SiN膜を数十nmの膜厚で形成する。その後、コンタクト領域以外のコンタクトエッチング時のストッパとして不要な部分をフォトリソグラフィ及びドライエッチングによって除去する。
【0021】
この時、SiN膜の除去領域としてコンタクト領域以外の全ての領域で除去しても良いが、ストッパSiN膜の膜厚の選び方によっては、水素化促進を妨げない範囲でストッパSiN膜を薄膜とし、フォトダイオードの受光領域上の一部または全体に薄いSiN膜を残すことによって低反射膜効果を持たせて感度の向上を図ることも可能である。
この場合にも、コンタクト領域以外及び受光領域の全部または一部以外の領域(例えば受光領域の周辺領域)でストッパSiN膜が除去され、有効な水素化促進を実現でき、暗電流抑制効果を得ることができる。
【0022】
(3)次に、層間絶縁膜としてSiO2 膜をLP−TEOS膜等で数百nmの膜厚で形成し、CMP(chemical mechanical polishing )やエッチバック法で平坦化する。
(4)次に、ゲート電極及び拡散層と配線とをタングステンプラグでコンタクトするためのコンタクトホールをフォトリソグラフィとドライエッチングによって形成する。この時、エッチングを2工程に分け、第1工程によるSiO2 膜のエッチング時に、SiN膜との選択比が充分に確保できる条件でSiN膜をストッパにしてSiO2 膜をエッチングし、第2工程で下地電極(WSi、Poly−Si等) 、及びSiとの選択比を確保した条件でSiN膜及びSiO2 膜をエッチングする。
(5)その後、プラグ用のタングステン及びバリアメタルの埋め込み、配線メタルの形成、層間絶縁膜の形成を繰り返し、パッシベーション膜、カラーフィルタ、オンチップマイクロレンズ等を形成する。
【0023】
以上のような方法により、従来の通りにコンタクトエッチング時のプロセスマージンが確保され、かつ、その後の水素化処理(水素アニール等)でフォトダイオード表面の界面準位を低減させるだけの水素を充分に供給できることから、暗電流を低減させることができ、結果的にプロセスマージンの確保と画質向上の両立を図ることが可能となる。
なお、水素化処理の方法としては、例えばコンタクトホール形成後に水素アニールを行ったり、上層配線の形成後に水素アニールを行うなど、種々の方法が用いられており、特に限定しないものとする。
【0024】
次に、図1を用いて上述のような製造方法によって作成される本例によるCMOSイメージセンサの構造例について説明する。
なお、図示の例は、エッチングストッパ用のLP−SiN膜をフォトダイオードの受光領域全体から除去するようにした例である。
シリコン基板500には、フォトダイオード510、転送ゲート520、フローティングデフュージョン(FD)530、ロジックトランジスタ540、キャパシタ550等が形成されている。
なお、画素トランジスタの構成としては、転送ゲート520を構成する転送トランジスタの他に、例えば増幅トランジスタ、リセットトランジスタ、選択トランジスタ等を有しているが、図1では省略している。
【0025】
また、シリコン基板500の上層には、シリコン酸化膜よりなるゲート絶縁膜(図示せず)を介して各トランジスタのゲート電極522、542等が設けられ、その上面にシリコン酸化膜(SiO)560が形成され、さらにその上面にはエッチングストッパ用のシリコン窒化膜(LP−SiN)570が形成されている。
そして、このLP−SiN570は、コンタクト加工時のエッチングストッパ領域以外の領域で除去され、フォトダイオード510の受光領域では除去されている。なお、図1ではフォトダイオード510の受光領域でLP−SiN570が除去された状態を示しているが、その他のエッチングストッパ領域以外の領域でもLP−SiN570が除去されているものとする。
これにより、エッチングストッパ領域以外の領域で水素化を促進することで、フォトダイオードで発生する界面準位を低減させ、暗電流を抑制し、高画質を図る。
【0026】
さらに、その上層に多層メタル配線層が設けられている。この多層メタル配線層は、層間絶縁膜610、620、630が積層され、そこに形成されたコンタクトホールに各層のコンタクトプラグ612、622、632及びバリアメタル614、624、634が形成され、その上端部にアルミ配線616、626、636及びバリアメタル618、628、638が形成されている。
また、このような多層メタル配線層の上には、パッシベーション膜640が形成され、その上層に図示しないカラーフィルタやマイクロレンズ等が設けられている。
【0027】
なお、図1に示す例では、フォトダイオードの受光領域から全体的にLP−SiN膜を除去したが、フォトダイオードの受光領域の全体または一部(例えば外周部分だけ)に薄いLP−SiN膜を残すような構成であってもよい。
また、エッチングストッパ用の膜としては、LP−SiN膜に限定されるものではなく、他の膜種であってもよいものとする。
【0028】
【発明の効果】
以上説明したように本発明の固体撮像装置の製造方法によれば、層間絶縁膜にコンタクトホールを形成するためのエッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域、あるいは、エッチングストッパ領域以外及び固体撮像素子の受光領域の全体または一部以外の領域のエッチングストッパ用絶縁膜を除去することから、エッチングストッパ膜を用いた適正なコンタクトホールの形成と、水素化促進による暗電流の抑制効果を両立でき、画質の良好な固体撮像装置を容易に作成することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態例によるCMOSイメージセンサの構造例を示す概略断面図である。
【図2】図1に示すCMOSイメージセンサの全体構造の一例を示す平面図である。
【図3】図1に示すCMOSイメージセンサの画素回路の一例を示す回路図である。
【図4】従来のCMOSイメージセンサの構造例を示す概略断面図である。
【符号の説明】
500……シリコン基板、510……フォトダイオード、520……転送ゲート、522、542……ゲート電極、530……フローティングデフュージョン(FD)、540……ロジックトランジスタ、550……キャパシタ、560……シリコン酸化膜、570……エッチングストッパ用シリコン窒化膜、610、620、630……層間絶縁膜、612、622、632……コンタクトプラグ、614、624、634、618、628、638……バリアメタル、616、626、636……アルミ配線、640……パッシベーション膜。
【発明の属する技術分野】
本発明は、例えばCMOSイメージセンサ等の半導体プロセスを用いて撮像部を形成する固体撮像装置の製造方法に関する。
【0002】
【従来の技術】
従来より、半導体チップ上に光電変換素子及び画素トランジスタを含む多数の画素を集積した撮像部と、この撮像部の駆動制御を行う駆動回路や撮像部からの画像信号を処理する信号処理回路等を含む周辺回路部とを設けたCMOSイメージセンサが提供されている。
このようなCMOSイメージセンサは、一般に、既存のCMOSプロセスをベースとして作られるが、メタル多層配線構造を形成するために、数百nmの厚さの層間絶縁膜にコンタクトホールを異方的に加工し、各メタル配線層とトランジスタ電極、またはソース、ドレインとを任意な位置でコンタクトさせる必要がある。
なお、一般に多層配線層間を接続するプラグ及びホールをビアプラグ及びビアホールといい、上部配線と半導体基板の各素子との間を接続するプラグ及びホールをコンタクトプラグ及びコンタクトホールというが、本発明の説明においてはコンタクトプラグ及びコンタクトホールという用語で総称するものとする。
【0003】
そして、上述のような層間絶縁膜にコンタクトホールを形成するための異方性加工は、通常はドライエッチングを用いるが、異方性加工であるゆえに、シリコン酸化膜(SiO2 )系層間絶縁膜と下地電極(ポリシリコン(Poly−Si)膜やタングステン等による高融点金属シリサイド膜等)、及び拡散層のSi基板とのエッチング選択比が低くなってしまう。
そのため、従来は、エッチングストッパの役割を果たすシリコン窒化膜(SiN)系の膜を下地電極及び拡散層の直上に形成しておき、第1エッチング工程で異方性加工によりストッパ用シリコン窒化膜までを加工し、その後の第2エッチング工程でエッチング選択比を上げた等方性エッチングを行い、ストッパ用シリコン窒化膜をブレークスルーさせる2ステップエッチング工程を行いコンタクトホールを形成する必要がある(例えば、特許文献1及び特許文献2参照)。
【0004】
図4は、従来のCMOSイメージセンサの構造例を示す概略断面図である。
ここでは3層メタル配線構造の例を示している。
シリコン基板100には、フォトダイオード110、転送ゲート120、フローティングデフュージョン(FD)130、ロジックトランジスタ140、キャパシタ150等が形成されている。
なお、画素トランジスタの構成としては、転送ゲート120を構成する転送トランジスタの他に、例えば増幅トランジスタ、リセットトランジスタ、選択トランジスタ等を有しているが、図4では省略している。
また、シリコン基板100の上層には、シリコン酸化膜よりなるゲート絶縁膜(図示せず)を介して各トランジスタのゲート電極122、142等が設けられ、その上面にシリコン酸化膜(SiO)160が形成され、さらにその上面にはエッチングストッパ用のシリコン窒化膜(LP−SiN)170が形成されている。
【0005】
そして、その上層に多層メタル配線層が設けられている。この多層メタル配線層は、層間絶縁膜210、220、230が積層され、そこに形成されたコンタクトホールに各層のコンタクトプラグ212、222、232及びバリアメタル214、224、234が形成され、その上端部にアルミ配線216、226、236及びバリアメタル218、228、238が形成されている。
また、このような多層メタル配線層の上には、パッシベーション膜240が形成され、その上層に図示しないカラーフィルタやマイクロレンズ等が設けられている。
【0006】
このような多層配線構造において、各配線及び各ゲート電極はCMP(chemical mechanical polishing )等で平坦化されたSiO2 系の層間絶縁膜210、220、230で絶縁されており、各配線とゲート電極または拡散層との間は、このSiO2 系の層間絶縁膜のコンタクト領域に対してフォトリソグラフィ及びエッチング作業を行い、プラグメタルの埋め込みによりコンタクトを取っている。
このコンタクトエッチング時に、ゲート電極及び拡散層に対するエッチングばらつきによる過度のエッチングを防止するため、エッチングストッパとして減圧CVDによるシリコン窒化膜(LP−SiN)170を数十nmの膜厚で形成している。これにより、コンタクトエッチングのプロセスマージンが確保でき、歩留まりの安定化を図ることができる。
【0007】
一方、この種のCMOSイメージセンサでは、高画質のイメージセンサを得るために、シリコン膜とシリコン酸化膜との界面準位の影響により発生する暗電流を抑制することが重要な課題の1つである。
そして、この暗電流抑制方法としては、ウェーハプロセス中において、シリコン膜とシリコン酸化膜の界面準位を減らすため、界面のSiダングリングボンドを水素によってターミネートさせる水素化促進を施す方法が知られている(例えば、特許文献3参照)。
【0008】
【特許文献1】
特開2000−243832号公報
【特許文献2】
特開2001−93855号公報
【特許文献3】
特開2001−267547号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上述したコンタクトホールの形成に必要なストッパ用シリコン窒化膜(上述したLP−SiN)の存在により、シリコン窒化膜が水素を通さないため、外部からの水素供給が阻害され、界面準位を低減させることができない構造となってしまっており、この結果、暗電流を抑制することができず、画質の劣化を招いていた。
【0010】
そこで本発明の目的は、エッチングストッパ膜を用いて適正にコンタクトホールを形成でき、かつ、水素化促進によって暗電流を有効に抑制でき、画質の向上を図ることが可能な固体撮像装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明は前記目的を達成するため、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0012】
また本発明は、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0013】
また本発明は、半導体基板に固体撮像装置を構成する各素子を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程と、前記半導体基板の水素化を行う工程とを有し、前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域の一部以外の領域のエッチングストッパ用絶縁膜を除去することを特徴とする。
【0014】
本発明の固体撮像装置の製造方法では、層間絶縁膜にコンタクトホールを形成するためのエッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域、あるいは、エッチングストッパ領域以外及び固体撮像素子の受光領域の全体または一部以外の領域のエッチングストッパ用絶縁膜を除去することから、エッチングストッパ膜を用いた適正なコンタクトホールの形成と、水素化促進による暗電流の抑制効果を両立でき、画質の良好な固体撮像装置を容易に作成することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明による固体撮像装置の製造方法の実施の形態例について説明する。
本実施の形態例は、メタル配線のコンタクト加工を行う際のエッチングストッパである減圧CVD(chemical vapor deposition )によるシリコン窒化膜(LP−SiN)を設けたCMOSイメージセンサにおいて、以下のような特徴を有する。
(1)コンタクト加工時のエッチングストッパ領域以外のLP−SiNを除去し、水素化を促進することで、フォトダイオードで発生する界面準位を低減させ、暗電流を抑制し、高画質を図る。
(2)コンタクト加工時のエッチングストッパ領域以外及びフォトダイオードの受光領域以外のLP−SiNを除去し、受光領域ではLP−SiNの薄膜を残すことにより、低反射構造が得られるようにして、暗電流抑制と高感度化の両立を図る。
(3)コンタクト加工時のストッパ領域以外及びフォトダイオードの受光領域の一部のLP−SiNを除去し、受光領域ではLP−SiNの薄膜を部分的に残すことにより、低反射構造が得られるようにして、暗電流抑制と高感度化の両立を図る。
【0016】
図1は、本発明の実施の形態例によるCMOSイメージセンサの構造例を示す概略断面図である。ここでは3層メタル配線構造の例を示している。
また、図2は、図1に示すCMOSイメージセンサの全体構造の一例を示す平面図であり、図3は、図1に示すCMOSイメージセンサの画素回路の構成例を示す回路図である。
【0017】
まず、本実施の形態例における特徴となる図1の積層構造の説明に先立って本発明を適用できるCMOSイメージセンサの概要を図2及び図3に基づき説明する。
図2に示すように、本例のCMOSイメージセンサは、半導体素子基板300上に画素部(撮像部)310、定電流部320、列信号処理部(カラム部)330、垂直(V)選択駆動手段340、水平(H)選択手段350、水平信号線360、出力処理部370、タイミングジェネレータ(TG)380等を設けたものである。
画素部310は、多数の画素を2次元マトリクス状に配置したものであり、各画素に図3に示すような画素回路が設けられている。この画素部310からの各画素の信号は、各画素列毎に垂直信号線(図2では省略)を通して列信号処理部130に出力される。
定電流部320には各画素にバイアス電流を供給するための定電流源(図2では省略)が各画素列毎に配置されている。
V選択駆動手段340は、画素部310の各画素を1行ずつ選択し、各画素のシャッタ動作や読み出し動作を駆動制御するものである。
【0018】
列信号処理部330は、垂直信号線を通して得られる各画素の信号を1行分ずつ受け取り、列ごとに所定の信号処理を行い、その信号を一時保持する。例えばCDS(画素トランジスタの閾値のばらつきに起因する固定パターンノイズを除去する)処理、AGC(オートゲインコントロール)処理、A/D変換処理等を適宜行うものとする。
H選択手段350は、列信号処理部330の信号を1つずつ選択し、水平信号線360に導く。
出力処理部370は、水平信号線360からの信号に所定の処理を行い、外部に出力するものであり、例えばゲインコントロール回路や色処理回路を有している。なお、列信号処理部330でA/D変換を行う代わりに、出力処理部370で行うようにしてもよい。
タイミングジェネレータ380は、基準クロックに基づいて各部の動作に必要な各種のパルス信号等を供給する。
【0019】
次に、図3を用いて本例の画素回路について説明する。
図示の構成は、各画素にフォトダイオード(PD)410と転送、増幅、選択、リセットの4つの画素トランジスタ(Tr)411、412、413、414を設けたものである。
PD410は、光電変換によって生成された電子を蓄積する。転送Tr411は、PD410の電子をフローティングディフュージョン(FD)415に転送する。
増幅Tr412は、ゲートがFD415とつながっており、FD415の電位変動を電気信号に変換する。選択Tr413は信号を読み出す画素を行単位で選択するものであり、この選択Tr413がONしたときには、増幅Tr412と画素の外で垂直信号線416につながっている定電流源417とがソースフォロアを組むので、FD415の電圧に連動する電圧が垂直信号線に出力される。
リセットTr414は、FD415の電位をVddにリセットする。
【0020】
次に、本実施の形態例の特徴部分となる製造方法について説明する。
まず、本例のプロセスフローの概略を説明する。
(1)まず、一般的なCMOSプロセス手順で、Si基板にLOCOS〜Well形成〜Tr及びTransferゲート形成後、ゲートセルフアラインで各Trのソース/ドレイン及びフォトダイオードの不純物添加をイオン注入によって行う。
(2)次に、コンタクトエッチングのストッパ用にLP−SiN膜を数十nmの膜厚で形成する。その後、コンタクト領域以外のコンタクトエッチング時のストッパとして不要な部分をフォトリソグラフィ及びドライエッチングによって除去する。
【0021】
この時、SiN膜の除去領域としてコンタクト領域以外の全ての領域で除去しても良いが、ストッパSiN膜の膜厚の選び方によっては、水素化促進を妨げない範囲でストッパSiN膜を薄膜とし、フォトダイオードの受光領域上の一部または全体に薄いSiN膜を残すことによって低反射膜効果を持たせて感度の向上を図ることも可能である。
この場合にも、コンタクト領域以外及び受光領域の全部または一部以外の領域(例えば受光領域の周辺領域)でストッパSiN膜が除去され、有効な水素化促進を実現でき、暗電流抑制効果を得ることができる。
【0022】
(3)次に、層間絶縁膜としてSiO2 膜をLP−TEOS膜等で数百nmの膜厚で形成し、CMP(chemical mechanical polishing )やエッチバック法で平坦化する。
(4)次に、ゲート電極及び拡散層と配線とをタングステンプラグでコンタクトするためのコンタクトホールをフォトリソグラフィとドライエッチングによって形成する。この時、エッチングを2工程に分け、第1工程によるSiO2 膜のエッチング時に、SiN膜との選択比が充分に確保できる条件でSiN膜をストッパにしてSiO2 膜をエッチングし、第2工程で下地電極(WSi、Poly−Si等) 、及びSiとの選択比を確保した条件でSiN膜及びSiO2 膜をエッチングする。
(5)その後、プラグ用のタングステン及びバリアメタルの埋め込み、配線メタルの形成、層間絶縁膜の形成を繰り返し、パッシベーション膜、カラーフィルタ、オンチップマイクロレンズ等を形成する。
【0023】
以上のような方法により、従来の通りにコンタクトエッチング時のプロセスマージンが確保され、かつ、その後の水素化処理(水素アニール等)でフォトダイオード表面の界面準位を低減させるだけの水素を充分に供給できることから、暗電流を低減させることができ、結果的にプロセスマージンの確保と画質向上の両立を図ることが可能となる。
なお、水素化処理の方法としては、例えばコンタクトホール形成後に水素アニールを行ったり、上層配線の形成後に水素アニールを行うなど、種々の方法が用いられており、特に限定しないものとする。
【0024】
次に、図1を用いて上述のような製造方法によって作成される本例によるCMOSイメージセンサの構造例について説明する。
なお、図示の例は、エッチングストッパ用のLP−SiN膜をフォトダイオードの受光領域全体から除去するようにした例である。
シリコン基板500には、フォトダイオード510、転送ゲート520、フローティングデフュージョン(FD)530、ロジックトランジスタ540、キャパシタ550等が形成されている。
なお、画素トランジスタの構成としては、転送ゲート520を構成する転送トランジスタの他に、例えば増幅トランジスタ、リセットトランジスタ、選択トランジスタ等を有しているが、図1では省略している。
【0025】
また、シリコン基板500の上層には、シリコン酸化膜よりなるゲート絶縁膜(図示せず)を介して各トランジスタのゲート電極522、542等が設けられ、その上面にシリコン酸化膜(SiO)560が形成され、さらにその上面にはエッチングストッパ用のシリコン窒化膜(LP−SiN)570が形成されている。
そして、このLP−SiN570は、コンタクト加工時のエッチングストッパ領域以外の領域で除去され、フォトダイオード510の受光領域では除去されている。なお、図1ではフォトダイオード510の受光領域でLP−SiN570が除去された状態を示しているが、その他のエッチングストッパ領域以外の領域でもLP−SiN570が除去されているものとする。
これにより、エッチングストッパ領域以外の領域で水素化を促進することで、フォトダイオードで発生する界面準位を低減させ、暗電流を抑制し、高画質を図る。
【0026】
さらに、その上層に多層メタル配線層が設けられている。この多層メタル配線層は、層間絶縁膜610、620、630が積層され、そこに形成されたコンタクトホールに各層のコンタクトプラグ612、622、632及びバリアメタル614、624、634が形成され、その上端部にアルミ配線616、626、636及びバリアメタル618、628、638が形成されている。
また、このような多層メタル配線層の上には、パッシベーション膜640が形成され、その上層に図示しないカラーフィルタやマイクロレンズ等が設けられている。
【0027】
なお、図1に示す例では、フォトダイオードの受光領域から全体的にLP−SiN膜を除去したが、フォトダイオードの受光領域の全体または一部(例えば外周部分だけ)に薄いLP−SiN膜を残すような構成であってもよい。
また、エッチングストッパ用の膜としては、LP−SiN膜に限定されるものではなく、他の膜種であってもよいものとする。
【0028】
【発明の効果】
以上説明したように本発明の固体撮像装置の製造方法によれば、層間絶縁膜にコンタクトホールを形成するためのエッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域、あるいは、エッチングストッパ領域以外及び固体撮像素子の受光領域の全体または一部以外の領域のエッチングストッパ用絶縁膜を除去することから、エッチングストッパ膜を用いた適正なコンタクトホールの形成と、水素化促進による暗電流の抑制効果を両立でき、画質の良好な固体撮像装置を容易に作成することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態例によるCMOSイメージセンサの構造例を示す概略断面図である。
【図2】図1に示すCMOSイメージセンサの全体構造の一例を示す平面図である。
【図3】図1に示すCMOSイメージセンサの画素回路の一例を示す回路図である。
【図4】従来のCMOSイメージセンサの構造例を示す概略断面図である。
【符号の説明】
500……シリコン基板、510……フォトダイオード、520……転送ゲート、522、542……ゲート電極、530……フローティングデフュージョン(FD)、540……ロジックトランジスタ、550……キャパシタ、560……シリコン酸化膜、570……エッチングストッパ用シリコン窒化膜、610、620、630……層間絶縁膜、612、622、632……コンタクトプラグ、614、624、634、618、628、638……バリアメタル、616、626、636……アルミ配線、640……パッシベーション膜。
Claims (9)
- 半導体基板に固体撮像装置を構成する各素子を形成する工程と、
前記半導体基板の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、
前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、
前記コンタクトホールにコンタクトプラグを形成する工程と、
前記半導体基板の水素化を行う工程とを有し、
前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外の領域のエッチングストッパ用絶縁膜を除去する、
ことを特徴とする固体撮像装置の製造方法。 - 前記第1の膜種がシリコン窒化膜であり、前記第2の膜種がシリコン酸化膜であることを特徴とする請求項1記載の固体撮像装置の製造方法。
- 前記コンタクトホールをエッチングによって形成する工程は、前記エッチングストッパ用絶縁膜をエッチングストッパとして用いて前記層間絶縁膜に異方性エッチングによってコンタクトホールを形成する第1の工程と、前記エッチングストッパ用絶縁膜に等方性エッチングによってコンタクトホールを形成する前記第2の工程とを有することを特徴とする請求項1記載の固体撮像装置の製造方法。
- 半導体基板に固体撮像装置を構成する各素子を形成する工程と、
前記半導体基板の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、
前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、
前記コンタクトホールにコンタクトプラグを形成する工程と、
前記半導体基板の水素化を行う工程とを有し、
前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域以外の領域のエッチングストッパ用絶縁膜を除去する、
ことを特徴とする固体撮像装置の製造方法。 - 前記第1の膜種がシリコン窒化膜であり、前記第2の膜種がシリコン酸化膜であることを特徴とする請求項4記載の固体撮像装置の製造方法。
- 前記コンタクトホールをエッチングによって形成する工程は、前記エッチングストッパ用絶縁膜をエッチングストッパとして用いて前記層間絶縁膜に異方性エッチングによってコンタクトホールを形成する第1の工程と、前記エッチングストッパ用絶縁膜に等方性エッチングによってコンタクトホールを形成する前記第2の工程とを有することを特徴とする請求項4記載の固体撮像装置の製造方法。
- 半導体基板に固体撮像装置を構成する各素子を形成する工程と、
前記半導体基板の上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1の膜種よりなるエッチングストッパ用絶縁膜を形成する工程と、
前記ストッパ用絶縁膜の上に第2の膜種よりなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールをエッチングによって形成する工程と、
前記コンタクトホールにコンタクトプラグを形成する工程と、
前記半導体基板の水素化を行う工程とを有し、
前記エッチングストッパ用絶縁膜を形成した後に、エッチングストッパ領域以外及び固体撮像素子の受光領域の一部以外の領域のエッチングストッパ用絶縁膜を除去する、
ことを特徴とする固体撮像装置の製造方法。 - 前記第1の膜種がシリコン窒化膜であり、前記第2の膜種がシリコン酸化膜であることを特徴とする請求項7記載の固体撮像装置の製造方法。
- 前記コンタクトホールをエッチングによって形成する工程は、前記エッチングストッパ用絶縁膜をエッチングストッパとして用いて前記層間絶縁膜に異方性エッチングによってコンタクトホールを形成する第1の工程と、前記エッチングストッパ用絶縁膜に等方性エッチングによってコンタクトホールを形成する前記第2の工程とを有することを特徴とする請求項7記載の固体撮像装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002326362A JP2004165236A (ja) | 2002-11-11 | 2002-11-11 | 固体撮像装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002326362A JP2004165236A (ja) | 2002-11-11 | 2002-11-11 | 固体撮像装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004165236A true JP2004165236A (ja) | 2004-06-10 |
Family
ID=32805290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002326362A Pending JP2004165236A (ja) | 2002-11-11 | 2002-11-11 | 固体撮像装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004165236A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006210685A (ja) * | 2005-01-28 | 2006-08-10 | Canon Inc | 固体撮像装置の製造方法 |
JP2006310826A (ja) * | 2005-03-30 | 2006-11-09 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
JP2007165864A (ja) * | 2005-11-15 | 2007-06-28 | Canon Inc | 光電変換装置、光電変換装置の製造方法及び撮像システム |
JP2008085304A (ja) * | 2006-08-31 | 2008-04-10 | Canon Inc | 光電変換装置の製造方法 |
KR100853094B1 (ko) | 2007-03-14 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그의 제조방법 |
JP2008227214A (ja) * | 2007-03-14 | 2008-09-25 | Nikon Corp | 固体撮像素子 |
US7592655B2 (en) | 2005-03-17 | 2009-09-22 | Fujitsu Microelectronics Limited | MOS image sensor |
JP2009231501A (ja) * | 2008-03-21 | 2009-10-08 | Sharp Corp | 半導体装置、固体撮像装置、固体撮像装置の製造方法、および電子情報機器 |
KR100953153B1 (ko) | 2007-02-23 | 2010-04-19 | 캐논 가부시끼가이샤 | 광전변환장치 및 광전변환장치를 사용한 촬상시스템 |
JP2010147492A (ja) * | 2010-02-01 | 2010-07-01 | Sony Corp | 固体撮像素子と固体撮像装置、固体撮像素子の製造方法 |
CN101834161A (zh) * | 2009-03-09 | 2010-09-15 | 索尼公司 | 固体拍摄装置及其制造方法、电子设备 |
JP2011097077A (ja) * | 2010-12-24 | 2011-05-12 | Panasonic Corp | 固体撮像装置及びその製造方法 |
JP2011524089A (ja) * | 2008-06-11 | 2011-08-25 | クロステック・キャピタル,リミテッド・ライアビリティ・カンパニー | Cmosイメージセンサの製造方法 |
US8730361B2 (en) | 2010-05-18 | 2014-05-20 | Canon Kabushiki Kaisha | Photoelectric conversion device and camera with gate-electrode covering film |
WO2020175712A2 (en) | 2019-02-28 | 2020-09-03 | Sony Semiconductor Solutions Corporation | Image sensor |
US11424159B2 (en) | 2019-09-30 | 2022-08-23 | Ablic Inc. | Semiconductor device and method of manufacturing the semiconductor device |
-
2002
- 2002-11-11 JP JP2002326362A patent/JP2004165236A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006210685A (ja) * | 2005-01-28 | 2006-08-10 | Canon Inc | 固体撮像装置の製造方法 |
JP4618786B2 (ja) * | 2005-01-28 | 2011-01-26 | キヤノン株式会社 | 固体撮像装置の製造方法 |
US7592655B2 (en) | 2005-03-17 | 2009-09-22 | Fujitsu Microelectronics Limited | MOS image sensor |
EP1703563A3 (en) * | 2005-03-17 | 2010-09-15 | Fujitsu Semiconductor Limited | Mos image sensor |
JP2006310826A (ja) * | 2005-03-30 | 2006-11-09 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
JP2007165864A (ja) * | 2005-11-15 | 2007-06-28 | Canon Inc | 光電変換装置、光電変換装置の製造方法及び撮像システム |
JP2008085304A (ja) * | 2006-08-31 | 2008-04-10 | Canon Inc | 光電変換装置の製造方法 |
KR100953153B1 (ko) | 2007-02-23 | 2010-04-19 | 캐논 가부시끼가이샤 | 광전변환장치 및 광전변환장치를 사용한 촬상시스템 |
KR100853094B1 (ko) | 2007-03-14 | 2008-08-19 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그의 제조방법 |
JP2008227214A (ja) * | 2007-03-14 | 2008-09-25 | Nikon Corp | 固体撮像素子 |
JP2009231501A (ja) * | 2008-03-21 | 2009-10-08 | Sharp Corp | 半導体装置、固体撮像装置、固体撮像装置の製造方法、および電子情報機器 |
JP2011524089A (ja) * | 2008-06-11 | 2011-08-25 | クロステック・キャピタル,リミテッド・ライアビリティ・カンパニー | Cmosイメージセンサの製造方法 |
CN101834161A (zh) * | 2009-03-09 | 2010-09-15 | 索尼公司 | 固体拍摄装置及其制造方法、电子设备 |
JP2010212365A (ja) * | 2009-03-09 | 2010-09-24 | Sony Corp | 固体撮像装置、および、その製造方法、電子機器 |
JP2010147492A (ja) * | 2010-02-01 | 2010-07-01 | Sony Corp | 固体撮像素子と固体撮像装置、固体撮像素子の製造方法 |
US8730361B2 (en) | 2010-05-18 | 2014-05-20 | Canon Kabushiki Kaisha | Photoelectric conversion device and camera with gate-electrode covering film |
JP2011097077A (ja) * | 2010-12-24 | 2011-05-12 | Panasonic Corp | 固体撮像装置及びその製造方法 |
WO2020175712A2 (en) | 2019-02-28 | 2020-09-03 | Sony Semiconductor Solutions Corporation | Image sensor |
US11424159B2 (en) | 2019-09-30 | 2022-08-23 | Ablic Inc. | Semiconductor device and method of manufacturing the semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4686201B2 (ja) | 固体撮像装置及びその製造方法 | |
TWI497696B (zh) | 半導體器件,其製造方法及電子裝置 | |
TWI435443B (zh) | 固態攝像裝置及其製造方法 | |
JP2004165236A (ja) | 固体撮像装置の製造方法 | |
US7759222B2 (en) | Solid-state imaging device and method for fabricating the same | |
US7898584B2 (en) | Image sensors for reducing flicker and methods of manufacturing the same | |
US7544530B2 (en) | CMOS image sensor and manufacturing method thereof | |
JP4490407B2 (ja) | Cmosイメージセンサとその製造方法 | |
JP2009272596A (ja) | 固体撮像装置とその製造方法、及び電子機器 | |
JP2008300446A (ja) | 固体撮像素子、固体撮像素子の製造方法及び撮像装置 | |
JP5066510B2 (ja) | イメージセンサーおよびその製造方法 | |
TWI396279B (zh) | 固態影像擷取裝置、固態影像擷取裝置之製造方法及影像擷取設備 | |
US20050064621A1 (en) | Method for manufacturing CMOS image sensor | |
WO2020189472A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2014049671A (ja) | 半導体装置およびその製造方法 | |
US20080054387A1 (en) | Image Sensor and Method for Manufacturing the Same | |
US20150270308A1 (en) | Cmos image sensor and method of manufacturing the same | |
JP2010118661A (ja) | イメージセンサー及び前記イメージセンサーの製造方法 | |
JP4115446B2 (ja) | Cmosイメージセンサの製造方法 | |
JP2004055669A (ja) | 固体撮像素子およびその製造方法 | |
US20090114964A1 (en) | Image sensor and method for manufacturing the same | |
JP2010056245A (ja) | 半導体撮像素子及びその製造方法、電子機器 | |
JP4815769B2 (ja) | 固体撮像装置及びその製造方法 | |
JP2006040986A (ja) | 固体撮像装置及びその製造方法 | |
JP3482346B2 (ja) | 固体撮像素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051020 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081216 |