KR100953153B1 - 광전변환장치 및 광전변환장치를 사용한 촬상시스템 - Google Patents

광전변환장치 및 광전변환장치를 사용한 촬상시스템 Download PDF

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노부히코 사토
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Abstract

본 발명에 의한 광전변환장치는, 반도체기판 상에 배치된 제 1 층간 절연막; 상기 반도체기판에 배치된 복수의 활성영역 끼리, 복수의 상기 MOS 트랜지스터의 게이트전극 끼리, 또는 상기 활성영역과 상기 MOS 트랜지스터의 게이트전극 사이를 상기 배선층의 배선을 개재하지 않고 전기적으로 접속하고, 상기 제 1 층간 절연막의 제 1 홀에 배치된 제 1 플러그; 및 상기 제 1 층간 절연막에 배치된 제 2 홀에 배치되고, 상기 활성영역과 전기적으로 접속된 제 2 플러그를 가지고, 상기 제 2 플러그의 상부에서, 상기 제 2 플러그에 가장 근접해서 배치된 배선이 듀얼 다마신(dual damascene) 구조의 부분을 형성한다. 이러한 구조에 의해, 광전변환소자에의 광의 입사효율을 향상시킬 수 있다.

Description

광전변환장치 및 광전변환장치를 사용한 촬상시스템{PHOTOELECTRIC CONVERSION APPARATUS AND IMAGE PICKUP SYSTEM USING PHOTOELECTRIC CONVERSION APPARATUS}
본 발명은 광전변환장치에 관한 것이며, 보다 상세하게는, 다층 배선구조를 가지는 광전변환장치에 있어서의 컨택트, 비아(via) 및 배선의 구조에 관한 것이다.
디지털 스틸 카메라 및 비디오 카메라에는, CCD형 광전변환장치 또는 MOS형 광전변환장치와 같은 광전변환장치가 사용되고 있다. MOS형 광전변환장치는, MOS 트랜지스터와 포토다이오드를 포함하는 광전변환영역과 광전변환영역의 신호의 출력이나 광전변환장치의 구동을 실시하는 MOS 트랜지스터를 포함한 주변회로영역을 가지고 있다. 이 광전변환 영역과 주변회로영역은 CMOS 제조프로세스에 의해 공통의 공정으로 제조할 수 있다.
MOS형 광전변환장치의 경우에는, CCD형의 광전변환장치에 비해, 각각의 MOS 트랜지스터를 구동하는 배선의 수 및 신호를 판독하는 배선의 수가 증가한다. 따라서, 복수의 배선층이 층간 절연막을 개재하여 적층된 다층 배선구조가 사용된다. 이러한 배선의 재료로서, 종래 기술에서는 알루미늄이 많이 사용되어 왔다. 이에 대해서, 더욱 배선 피치를 미세화하기 위해서, 또는 배선층의 막 두께를 얇게 해서 광전변환장치의 높이를 감소시키기 위해서 배선재료로서 구리를 사용하는 것이 일본국 특개 2004－221527호 공보에 기재되어 있다. 또한, 디지털 스틸 카메라 및 비디오 카메라의 다화소의 실현을 달성하기 위해서, 광전변환장치의 화소의 미세화가 검토되고 있다.
본 발명의 목적은 배선 레이아웃의 자유도를 저하시키지 않고, 광전변환소자에의 광의 입사효율을 향상시킨 MOS형 광전변환장치를 제공하는 데 있다.
본 발명의 1측면에 의하면, 반도체 기판과,상기 반도체 기판에 배치된 광전변환소자 및 MOS 트랜지스터, 및 배선층을 상호 격리하는 층간 절연막과 복수의 배선을 가진 복수의 배선층이 적층된 다층 배선구조를 구비한 광전변환장치로서, 상기 반도체기판 상에 배치된 제 1 층간 절연막, 상기 반도체기판에 배치된 복수의 활성영역 끼리, 복수의 상기 MOS 트랜지스터의 게이트전극 끼리, 또는 상기 활성영역과 상기 MOS 트랜지스터의 게이트전극 사이를 상기 배선층의 배선을 개재하지 않고 전기적으로 접속하고, 상기 제 1 층간 절연막의 제 1 홀에 배치된 제 1 플러그, 및 상기 제 1 층간 절연막에 배치된 제 2 홀에 배치되어 상기 활성영역과 전기적으로 접속된 제 2 플러그를 가지고, 상기 제 2 플러그의 상부에서, 상기 제 2 플러그에 가장 근접해서 배치된 배선이 제 3 플러그를 개재하여 상기 제 2 플러그에 전기적으로 접속되고, 상기 제 3 플러그와 상기 제 2 플러그에 가장 근접해서 배치된 선이 듀얼 다마신 구조를 형성하는 것을 특징으로 하는 광전변환장치를 제공한다.
본 발명의 다른 특징 및 이점은, 본 발명의 도면 전체에 걸쳐서 동일한 부분에 동일한 참조부호를 지정한 첨부도면과 함께 주어진 다음의 본 발명의 바람직한 실시형태의 설명으로부터 명백해질 것이다.
명세서에서 구체화되고, 명세서의 일부를 구성하는 첨부도면은, 본 발명의 실시형태를 나타내는 것이며, 상세한 설명과 함께 본 발명의 원리를 설명하는 기능을 한다.
본 발명에 의하면, 보다 고품질인 광전변환장치 및 촬상시스템을 제공하는 것이 가능해진다. 또한, 재료나 제조방법은 각 실시형태에 한정되는 것이 아니고, 반도체 기판의 도전형, 화소의 구성, 및 배선 레이아웃은 기재된 구성에 한정되는 것은 아니다. 예를 들면, 적층 배선구조에 있어서 구리배선과 알루미늄 배선은 혼재하고 있어도 되고, 이와 같이 필요에 따라서 설정되어도 된다. 또한, 본 발명은 반드시 광전변환장치로 한정되지 않고, 반도체 집적회로, 예를 들면 SRAM등에도 적용해도 된다.
일본국 특개 2004－221527호 공보에 개시되어 있는 바와 같이, 배선재료로서 구리를 사용했을 경우에는, 알루미늄에 비해, 구리가 층간 절연막 내를 확산하는 정도가 크다. 이하의 설명은 상기 특허문헌에 기재되어 있다. 확산에 의해 구리가 반도체 기판에 이르면, 광전변환소자의 성능이 저하하여, 노이즈가 증대해 버리는 경우가 있다. 따라서, 노이즈를 억제하기 위해서, 하부 컨택트의 재료로서 구리 대신에 티탄이나 텅스텐을 사용하는 것이 바람직하다.
또한, 광전변환장치에 있어서, 광전변환소자에 광이 입사하는 개구는 배선에 의해 규정된다. 따라서, 광의 입사효율을 올려 감도를 향상시키기 위해서는, 광전 변환소자에 광이 입사하기 위한 개구를 넓게 하는 배선 레이아웃이 필요하다. MOS형 광전변환장치의 필요한 배선층의 수가 CCD형 광전변환장치에 비해 많기 때문에, 배선 레이아웃의 자유도가 낮다. 또한, 화소가 미세화됨에 따라, MOS형 광전변환장치에 있어서의 배선 레이아웃의 자유도는 더욱 낮아진다.
본 발명에 의하면, 광전변환소자에의 광의 입사효율을 향상시킨 MOS형 광전변환장치를 제공하는 것이 가능해진다.
본 발명의 광전변환장치는, 단일의 홀에 배치된 플러그를 가진다. 이 플러그에 의해, 반도체 기판에 배치된 복수의 활성영역이 서로 전기적으로 접속가능하고, 거기에 배치된 복수의 MOS 트랜지스터의 게이트전극이 서로 전기적으로 접속가능하며, 또한 활성영역과 MOS 트랜지스터의 게이트전극이 전기적으로 접속가능하다. 이것은 전기적 접속이 되는 복수의 영역에 대해서 플러그를 공유하고 있다고 간주할 수 있기 때문에, 이 접촉구조를 셰어드 컨택트(shared contact)라고 부른다. 즉, 종래 기술의 경우에는, 전기적으로 접속을 실시하는 부재의 수만큼 컨택트홀을 형성하고 배선층을 개재해서 전기적으로 접속하였다. 이에 반해서, 셰어드 컨택트를 사용하여 접속함으로써, 복수의 컨택트 및 그들 컨택트를 접속하기 위한 배선층을 제거할 수 있다. 이에 의해, 배선의 수 감소된다. 그 결과, 배선레이아웃의 자유도를 향상시킬 수 있다.
그리고, 활성영역과 배선층 간의 전기적 접속 또는 게이트전극과 배선층 간의 전기적 접속은, 통상의 컨택트 플러그와 듀얼다마신과의 적층구조(스택 컨택트 구조)로 되어 있다. 즉, 제 1 배선층은 듀얼다마신 프로세스에 의해 형성되어 듀얼 다마신 구조의 일부를 구성한다. 이러한 구성에 의하면, 배선 양을 삭감할 수 있다. 또한, 셰어드 컨택트 상에 배선을 배치할 수도 있다. 따라서, 배선 레이아웃의 자유도를 향상하는 것이 가능해진다. 그 결과, 개구율의 향상도 가능해진다. 따라서, 광전변환소자에의 광의 입사효율을 향상시킨 광전변환장치를 제공하는 것이 가능해진다.
여기서 스택 컨택트로서는, 텅스텐의 플러그를 적층시킨 후에, 배선을 싱글다마신 구조로 구성하는 것도 생각할 수 있다. 그러나, 적층한 상부의 텅스텐 및 텅스텐 플러그가 배치되는 층간 절연막의 두께를 얇게 하는 것이 곤란하다. 이것은, 다마신 공정에 있어서의 에칭공정에 비해, 텅스텐을 막으로서 형성한 후에 실시하는 CMP 공정의 프로세스 마진을 크게 취할 필요가 있기 때문이다. 따라서 층간 절연막을 두껍게 할 필요가 있다. 이에 대해서, 플러그와 듀얼다마신 구조가 스택 된 구조를 이용함으로써, 디바이스의 높이를 감소시킬 수 있다.
따라서, 본 발명에서는, 활성영역과 직접 접촉하고 있는 플러그 및 게이트전극을, 플러그만을 형성하는 프로세스에 의해 형성한 후, 최하층 배선층 및 플러그를 듀얼다마신에 의해 형성한다. 이 이유 때문에, 배선의 레이아웃 자유도를 향상시켜서, 높이를 더욱 감소시킬 수 있다. 높이의 감소의 실현에 의해, 개구부의 어스펙트비가 감소된다. 따라서, 입사광의 입사각도의 범위도 크게 하는 것이 가능해진다. 이상의 사실로부터, 광전변환소자에의 광의 입사효율을 향상시킨 광전변환장치를 제공하는 것이 가능해진다.
이후, 재료기판으로 기능하는 반도체 기판을 "기판"으로 표현하지만, 이하와 같은 재료기판이 처리되었을 경우도 포함한다. 예를 들면, 하나 또는 복수의 반도체영역 등이 형성된 상태의 부재, 일련의 제조공정의 도중에 있는 부재, 또는 일련의 제조공정을 거친 부재를 기판이라고 부를 수도 있다. 활성영역이란, LOCOS 등의 소자분리 영역에 의해 구분된 반도체 영역이며, 여러 가지의 소자가 형성되거나, 또는 소자의 일부를 구성하는 영역이다. 예를 들면, 트랜지스터에 있어서의 드레인 영역이나 소스 영역이 거기에 포함된다. 또한, 반도체 기판의 주표면으로부터 기판내부 까지의 방향을 "하부방향"으로 부르고, 상기 방향의 반대방향을 "상부방향"으로 부른다.
또한, 컨택트란, 활성영역과 배선간의 전기적 접속부, 또는 게이트전극과 배선 간의 전기적인 접속 부분이며, 비아는 컨택트와 배선간 또는 배선간의 전기적인 접속부분이다. 컨택트 및 비아의 각각은 컨택트홀이나 비아홀에 배치된 플러그, 플러그와 활성영역이나 배선 등의 다른 도전체 간의 접속부분, 및 배리어메탈을 가진다. 배리어 메탈은 플러그 재료와 절연막이나 기판 간의 합금반응이나, 플러그 재료의 절연막이나 기판에의 확산반응을 억제하는 목적으로 설치되는 막이다. 같은 목적으로, 배선에서도 배리어 메탈은 설치되어 있다.
또한, 듀얼다마신 구조는 다마신프로세스에 의해 형성된 배선 및 플러그의 구조이며, 싱글 다마신 구조는 다마신프로세스에 의해 형성된 배선의 구조이다.
또한, 광전변환소자의 개구는 광전변환소자에의 광의 입사 개구이며, 일반적으로 배선이나 차광막에 의한 패턴에 의해 규정된다. 개구를 규정하는 패턴은 광의, 광전변환소자에 입사하는 영역의 외부가장자리를 결정하기 위한 패턴이다. 광 전변환장치 단면의 광학 시뮬레이션 등을 실시함으로써, 어느 패턴이 개구를 결정하고 있는가를 알 수 있다.
이하, 본 발명의 전형적인 실시형태에 대해서, 첨부도면을 참조하면서 상세하게 설명한다.
(광전변환장치의 회로구성)
우선, 본 발명이 적용될 수 있는 MOS형 광전변환장치의 회로에 대해서 설명한다. 도 5는 MOS형 광전변환장치의 회로의 일례를 나타낸 것이다. MOS형 광전변환장치는, 광전변환소자(101a) 및 (101b)를 가진 화소부(124), 광전변환소자의 전하를 전송하는 전송용 MOS트랜지스터(102a) 및 (102b), 광전변환소자(101a) 및 (101b)나 각 전송용 MOS트랜지스터의 드레인영역을 리셋하기 위한 리셋용 MOS 트랜지스터(103), 및 전하를 증폭해서 상기 전하에 대응하는 신호를 신호선(106)에 출력하는 증폭용 MOS트랜지스터(104)를 가지고 있다. 증폭용 MOS트랜지스터는 소스팔로어 회로 (sourec-follower circuit)의 일부를 구성한다. 상기 화소부(124)는 신호선에의 판독동작을 제어하는 선택용 MOS트랜지스터(105)를 부가하여 가진다. 전송용 트랜지스터, 리셋용 트랜지스터, 증폭용 MOS트랜지스터, 및 선택용 MOS트랜지스터를 판독 트랜지스터로 가정한다. 도 5에서는, 이들 판독용 트랜지스터에 포함되는 트랜지스터(103), (104), 및 (105)를 2개의 광전변환소자(101a), (101b)에 의해 공유하고 있다.
또한, 신호선(106)마다 클램프용량(108)을 포함하는 클램프회로, 앰프(120)를 포함하는 컬럼 앰프부, 용량(112a) 및 (112b)를 포함하는 신호유지회로가 설치 되어 있다. 광전변환장치를 형성하는 회로구성은 주사회로(123) 및 (119)를 부가하여 포함하고 있다. 광전변환소자(101a) 및 (101b)에 의해 발생된 신호는 주사회로 (123) 및 (119)에 의해 구동되는 판독용 트랜지스터에 의해, 신호출력선(106)으로부터 판독된다. 또한, 노이즈는 클램프 회로나 신호유지부에서 이들 신호로부터 제거된다. 이와 같이 얻은 신호를, 수평신호선(116a) 및 (116b)에 출력한다. 최종적으로, 그 차동출력이 차동앰프(118)로부터 출력된다. 주사회로 및 클램프 회로 등의 화소부(124) 이외의 부분을 일괄해서 "주변회로부"라고 칭한다.
이하, 전형적인 실시형태의 일 예를 들면서 본 발명의 구성을 설명하지만, 본 발명은 이들 실시형태로 한정되는 것이 아니고, 이들 전형적인 실시형태는 발명의 취지를 넘지 않는 범위에서 필요에 따라 변경 또는 조합할 수 있다.
(제 1 실시형태)
본 실시형태에서는, 반도체 영역과 증폭용 트랜지스터의 게이트전극을 접속하는 셰어드 컨택트 구조를 이용한다. 또한, 플러그와 전기적으로 접속되는 듀얼다마신 구조의 배선을 이용한다. 도 1에 본 실시형태의 광전변환장치의 화소부분의 단면 모식도를 나타내고, 그 설명을 상세하게 한다.
도 1에서, 광전변환소자는, 기판의 주면에 설치된 제 1 도전형의 반도체영역(1), 제 2 도전형의 반도체영역(2), 및 제 2 도전형의 반도체영역(2)을 덮는 제 1 도전형의 반도체영역(3)을 가지고, 상기 반도체영역(1)은 웰 또는 제 1 도전형의 기판이어도 된다. (4)로 표시되는 부분은 제 2 도전형의 반도체영역(2)에 축적된 광전변환소자의 전하를 전송하기 위한 전송용 MOS트랜지스터의 게이트전극이다. 광 전변환소자는, 광전변환소자의 전하가 전송되는 제 2 도전형의 반도체영역(플로팅 디퓨전영역, 이하, FD영역으로 칭함)(5), 및 STI(Shallow　Trench　Isolation) 구조를 포함한 소자의 분리영역(6)을 부가하여 포함하고 있다. (7)로 표시되는 부분은 소스 팔로어 회로를 구성하는 증폭용MOS트랜지스터의 게이트전극이고, (8)로 표시되는 부분은 화소 내에 있는 활성영역이다. 활성영역이란, 예를 들면, 광전변환소자나, MOS트랜지스터의 소스영역 또는 드레인영역, 또는 그들이 배치되는 웰이라고 하는 반도체 영역이다. 또한, 게이트전극은, 게이트전극에 전압을 공급하는 배선을 겸하여도 되는 경우가 있다. 상기 광전변환장치는 FD영역(5)과 증폭용MOS트랜지스터의 게이트전극(7)을 접속하는 컨택트(셰어드 컨택트)의 플러그(9)를 부가하여 포함하고 있다. 셰어드컨택트 구조란, 단일의 컨택트홀에 배치된 플러그에 의해 활성영역과 게이트전극을 접속하는 컨택트이다. 상기 광전변환장치는 활성영역(8)과 듀얼다마신 구조의 플러그(13) 및 배선(15)를 전기적으로 접속하는 플러그(11), 그 상부에 배치된 플러그(13), 배리어메탈(14) 및 배선(15)으로 각각 역할하는 듀얼다마신 구조(13), (14), 및 (15)를 부가하여 포함하고 있다. 이 경우에, 플러그(11)와 플러그(13)에 의해, 스택컨택트구조를 형성해서, 활성영역(8)과 배선(15)이 전기적으로 접속된다. 또한, 배선(15)의 상부에 플러그, 배리어메탈, 및 배선으로 각각 역할하는 듀얼다마신구조(21), (22), 및 (23)이 배치되어 있다. 여기서, 상기 광전변환장치는 플러그(9), (11)의 배리어메탈(10), (12), 및 배선의 상부표면을 덮는 확산방지막(16),(24)를 부가하여 포함한다. 상기 확산방지막(16) 및 (24)는, 배선재료의 확산을 억제하는 역할을 한다. 상기 광전변환장치는 배선이나 컨택트 등을 격리하기 위한 제 1, 제 2, 제 3, 및 제 4 층간 절연막(17), (18), (19), 및 (25)를 부가하여 포함하고 있다. 제 1 층간 절연막(17)은 반도체 기판상에 배치되어 있다. 또한, 상기 광전변환장치는 전송용 MOS트랜지스터나 증폭용 MOS트랜지스터의 측벽을 부가하여 포함하고 있다. 도 1에서 셰어드컨택트 구조의 플러그(9)의 상부에 배선(15)이 배치되고 있지만, 대신에 셰어드컨택트 구조의 플러그(9)와 전기적으로 접속하지 않은 배선(15)과 동일한 배선층에 포함되는 배선이 배치되어도 된다.
플러그(9) 및 (11)은 제 1 층간절연막(17)에 배치된다. 제 1 층간절연막(17) 상에는 제 2 층간절연막(18)이 배치되어 있다. 상기 플러그(11)에 대응해서, 제 2 층간절연막(18)에 듀얼다마신 구조의 플러그(13)와 배선(15)이 배치되어 있다. 본 실시형태의 구성에 의하면, 셰어드컨택트 구조에 의해 배선량을 삭감하는 것이 가능하다. 또한, 셰어드 컨택트 구조의 상부에 배선을 배치하는 것이 가능해진다. 더욱이, 적층 컨택트부의 높이를 감소시킬 수 있다. 따라서, 배선의 평면 레이아웃의 자유도를 향상시키면서, 광전변환소자에의 광의 입사효율을 향상시키는 것이 가능해진다.
또한, 셰어드컨택트 구조를 FD영역과 증폭용 MOS트랜지스터의 게이트전극간의 전기적인 접속에 적용하여 광전변환소자 부근의 배선 레이아웃의 자유도를 향상시키는 것이 가능해진다. 또한, 셰어드컨택트 구조의 상부에 배선을 배치했을 경우에는, 배선 레이아웃의 자유도를 향상시키면서 FD영역의 차광을 실시하는 것이 가능해진다.
다음에 본 실시형태의 광전변환장치의 제조방법의 일례를 도 2를 참조하면서 설명한다. 도면부호는 도 1의 도면부호에 각각 대응시키고 있다.
일반적인 반도체 프로세스를 사용하여, 반도체영역(1) 내에 소자분리영역(6), 제 2 도전형의 반도체영역(3), 및 FD영역(5)을 형성한다. 기판 상에, 예를 들면, 폴리실리콘을 함유하는 게이트전극(4) 및 배선을 포함한 게이트전극(7)을 형성한 후, 실리콘 산화막을 함유하는 제 1 층간 절연막(17)을 형성하고, 도 2A의 구성을 형성한다.
다음에 도 2B에 나타낸 바와 같이, 제 1 층간 절연막(17) 상에 도포한 포토레지스트를 패터닝해서, 레지스트패턴(20)을 형성한다. 레지스트패턴(20)을 마스크로 해서 제 1 층간 절연막(17)에 컨택트용의 개구(컨택트홀)(21) 및 (22)를 에칭에 의해 형성한다. 컨택트홀(21)은 셰어드컨택트 구조를 형성하기 위한 개구이다.
레지스트패턴(20)을 제거한 후, 배리어메탈(10) 및 (12)를 형성하기 위한 막을 형성한다. 한층 더 상층에, 플러그(9) 및 (11)을 형성하기 위한 금속막(예를 들면, 텅스텐막)을 형성한다. 텅스텐막은, 예를 들면, WF6 가스를 사용하여 CVD법에 의해 형성된다. 플러그가 텅스텐인 경우에 있어서의 배리어메탈로서는, Ti 또는 Ti를 함유한 단층막이나 양자를 포함하는 적층막을 들 수 있다. 배리어 메탈과 금속막을 동시에 에칭하여 제거함으로써, 배리어메탈(10) 및 (12)를 가지는 플러그(9) 및 (11)가 형성된다. 따라서, 도 2C의 구성이 형성된다. 금속막을 제거하는 방법으로서, 에칭 이외에 CMP(Chemical　Mechanical　Polishing) 법을 사용해도 된다. 플러그(9) 및 (11)의 재료로서 텅스텐을 사용했지만, 플러그(13)보다 확산계수가 작 은 도전성재료를 사용해도 된다. 이러한 재료를 사용함으로써, 기판에의 재료의 확산을 저감하는 것이 가능해진다.
실리콘 산화막을 포함하는 제 2 층간 절연막(18)을 형성한 후, 다마신프로세스에 의해 듀얼다마신 구조를 형성한다. 우선, 배선(15)을 형성하기 위한 홈을 형성하여, 플러그(13)을 형성하기 위한 홈(비아홀)을 형성한다. 제 2 층간절연막(18) 상에 도포한 포토레지스트를 패터닝해서 레지스트패턴을 형성한다. 또한, 레지스트패턴을 마스크로 해서 에칭을 실시해서, 배선(15)을 위한 홈(23)을 형성한다. 레지스트패턴을 제거한 후에, 재차 포토레지스트를 도포해서, 레지스트패턴을 형성한다. 레지스트패턴을 마스크로 해서, 비아를 형성하는 플러그(13)의 홈(24)을 형성한다. 레지스트패턴을 제거함으로써, 도 3A의 구조가 된다. 본 실시형태에서는, 홈(23)을 첫번째로 형성하지만, 플러그(13)용의 홈(24)를 형성하고 나서, 홈(23)을 형성해도 된다. 또, 제 1 층간절연막(17)의 플러그와 접속하지 않는 배선을 형성하는 경우에는, 배선(15)를 위한 홈과 동일한 공정에 의해, 제 2 층간절연막(18)에 배선을 위한 홈만을 형성해도 된다.
그 후, 배리어 메탈을 막으로서 형성한 후, 홈(23) 및 (24)에, 예를 들면, 구리를 퇴적시킨다. 구리를 퇴적시킨 후에, CMP 등의 평탄화 프로세스에 의해 잉여의 구리와 배리어 메탈을 연마해서, 플러그(13) 및 배선(15)를 형성한다. 다음에, 배선(15) 상에 확산방지막으로서 역할하는 막을 형성해서, 소정의 범위에 걸쳐서 확산방지막(16)을 패터닝한다. 이와 같이, 도 3B의 구조가 형성된다. 구리의 배선용 배리어메탈(14)은 Ta계 단층막, 예를 들면, TaN의 단층막이다. 확산방지막(16) 은, 예를 들면, 탄화 실리콘, 또는 질화 실리콘이다. 이들 확산 방지막의 재료가 층간절연막의 재료(예를 들면, 실리콘 산화막)와는 다른 굴절률을 가지는 경우에는, 광전변환소자의 상부에 확산 방지막이 배치되어 있으면, 반사가 발생되어, 입사광량이 감소된다. 따라서, 상기 확산방지막은 광전변환소자의 광로에 걸쳐서 존재하지 않고, 배선재료의 확산을 억제하는 것이 가능한 범위 내에서 형성되는 것이 바람직하다.
또한, 그 상부에 대해서, 예를 들면, 층간절연막의 형성과 듀얼다마신프로세스를 소망한 회수를 반복해서, 다층 배선구조를 가진 광전변환장치가 형성된다. 그러나, 본 발명은 이러한 형태나 실행에 한정되는 것은 아니다.
여기서, 플러그(11)와 듀얼다마신 구조의 플러그(13)가 전기적 접속을 하고 있는 부분에 주목한다. 이 부분의 플러그(11)의 상부 면적은 플러그(13)의 하부 면적보다 크게 하는 것이 바람직하다. 이러한 구성을 이용함으로써, 프로세스 상의 위치차이를 고려했을 경우에 있어서도, 플러그(11)로부터 플러그(13)의 오프셋량(돌출량)을 감소시킬 수 있다.
또한, 플러그(11)의 어스펙트비는 플러그(13)에 비해 높은 값을 취하는 경우가 많다. 따라서, 플러그의 금속재료의 매입 공정에서의 매입성을 향상시키기 위해서, 플러그(11)의 컨택트홀의 상부 면적이 큰 것이 바람직하다. 또한, 플러그(11)로서 텅스텐을, 그리고 플러그(13)로서 구리를 사용했을 경우에는, 구리는 텅스텐에 비해 매입성이 양호하기 때문에, 플러그(13)의 홀의 하부 면적을 작게 하는 것이 가능하다
(제 2 실시형태)
본 실시형태에서는 제 1 실시형태의 구조에 부가하여, 듀얼다마신 구조의 배선(15)의 하부에 에칭 스톱막을 가지고 있다.
도 2 및 도 4를 참조하여 제조방법을 설명하면서 그 구성을 설명한다. 도 2C의 구조까지 형성한 후, 도 4A에 도시된 바와 같이, 제 2 층간절연막(18)을, 소망한 높이를 가지도록 형성한다. 또한, 제 2 층간 절연막(18) 상에, 에칭 스톱막으로서 기능하는 막을 형성한다. 이 에칭 스톱막으로서 기능하는 막으로서는, 예를 들면, 탄화 실리콘이나, 질화 실리콘이 있다. 다음에, 레지스트패턴을 마스크로 해서, 에칭스톱막으로서 기능하는 막의 플러그(13)용의 개구에 대응하는 부분에 개구를 형성하여 에칭 스톱막(30)을 형성한다. 이때, 광전변환소자의 상부에도 개구를 형성하는 것이 바람직하다. 이와 같이, 도 4A의 구조가 형성된다.
그 후, 제 3 층간 절연막(31)을 형성하고, 레지스트패턴을 마스크로 해서 배선을 위한 홈(23)을 형성한다. 또한, 레지스트패턴을 제거한 후에, 다른 레지스트 패턴을 재차 형성하고, 이와 같이 형성된 레지스트패턴을 마스크로 해서, 플러그용의 홈(24)(비아홀)을 형성한다. 또한, 레지스트 패턴을 제거한다. 이와 같이, 도 4B의 구조가 형성된다.
배리어메탈(14)를 성막한 후, 홈(23) 및 (24)에 구리를 퇴적한다. 구리를 퇴적한 후, CMP에 의해 잉여의 구리와 배리어 메탈을 연마함으로써, 플러그(13) 및 배선(15)을 형성한다. 다음에, 배선(15)을 보호하기 위한 확산 방지막을 형성하고, 레지스트패턴을 마스크로 해서 에칭함으로써, 소정범위 내에 확산방지막(16)을 형 성한다. 이와 같이, 도 4C의 구조가 형성된다. 배리어메탈(14) 또는 확산방지막(16)의 재료의 예로서는 제 1 실시형태에서 설명한 재료를 들 수 있다. 이 후의 공정은 제 1 실시형태의 공정과 마찬가지이다.
본 실시형태에 있어서는, 듀얼다마신프로세스에 의해 플러그용의 홈(24)을 형성할 때에, 에칭 스톱막(30)을 포함한 하드 마스크를 사용하고 있다. 이러한 하드마스크를 사용하으로써, 플러그(13)의 높이를 제 2 층간 절연막(18)의 막두께에 의해 결정할 수 있다. 그 이유로, 배선(15)과 그 하부에 배치되는 플러그(9) 사이의 거리가 안정된다. 그 결과, 배선(15)과 플러그(9) 사이의 전류 누설이 발생되기 어려워진다. 이와 같이, 적층구조를 가지는 광전변환장치의 제품수율을 향상시키는 것이 가능해진다.
이상 설명된 바와 같이, 본 발명에 의하면, 보다 고품질인 광전변환장치를 제공하는 것이 가능해진다. 또한, 재료 및 제조방법은 각각의 전형적인 실시형태에 한정되는 것이 아니고, 반도체기판의 도전형, 화소의 구성, 및 배선레이아웃은 기재된 구성에 한정되는 것은 아니다. 예를 들면, 스택 컨택트 구조의 플러그의 적층수는 경우에 따라 설정되어도 된다.
(촬상시스템에의 응용)
도 6은 상술한 각 실시형태에서 설명한 광전변환장치를, 촬상시스템의 일례인 비디오 카메라에 적용했을 경우의 블럭도이다. 다른 촬상시스템으로서는, 디지털 스틸 카메라 등을 들 수 있다. 이하, 도 6을 참조하면서, 상세하게 설명한다.
촬상시스템은, 촬영렌즈에 의해 초점조절을 행하기 위한 포커스렌즈(701A), 줌동작을 실시하는 줌렌즈(701B), 및 결상용의 렌즈(701C)를 가진 광학계(701)를 포함한다. 또한, 상기 광학계는 조리개 및 셔터(702)를 가진다. 촬상시스템은 촬상면에 결상된 피사체상을 광전변환해서 전기적인 촬상신호를 제공하는 광전변환장치(703)를 부가하여 포함한다. 상기 광전변환장치(703)로서는, 각 실시형태에서 설명한 광전변환장치 중 어느 하나를 사용하고 있다. 촬상시스템은 광전변환장치(73)의 출력신호인 광전변환신호를 샘플홀드해서 레벨을 증폭하고, 영상신호를 출력하는 역할을 하는 샘플홀드 회로(S／H회로)(704)를 부가하여 포함하고 있다.
촬상시스템은 샘플홀드회로(704)로부터 출력된 영상신호에 감마보정, 색분리, 또는 블랭킹(blanking) 처리 등의 소정의 처리를 실시하여 휘도신호(Y) 및 크로마신호(C)를 출력하는 프로세스 회로(705)를 부가하여 포함하고 있다. 또한, 촬상시스템은 프로세스회로(705)로부터 출력된 크로마신호(C)에 대한 화이트 밸런스 및 색밸런스의 보정을 행하고 이에 따라 얻어진 보정신호성분을 색차 신호(R－Y) 및 (B－Y)로서 출력하는 색신호보정회로(721)를 부가하여 포함한다. 또한, 촬상시스템은 프로세스회로(705)로부터 출력된 휘도신호(Y)와 색신호 보정회로(721)로부터 출력된 색차 신호(R－Y), (B－Y)를 변조하고 이에 따라 얻어진 변조신호를 표준 텔레비젼 신호로서 출력하는 엔코더 회로(ENC 회로)(724)를 부가하여 포함한다. 또한, 이와 같이 얻어진 표준텔레비젼신호는, 도시하지 않는 비디오 레코더, 또는 모니터 전자뷰 파인더(EVF) 등의 전자 뷰파인더로 공급된다. 상기 촬상시스템은, 샘플홀드회로(704)로부터 공급되는 영상신호에 의거해서 아이리스 구동회로(707)를 제어하는 아이리스 제어회로(706)를 부가하여 포함한다. 또한, 촬상시스템은 영상 신호의 레벨이 소정레벨의 일정치가 되도록, 조리개(702)의 개구량을 제어하기 위하여 ig미터(아이리스 갈바노미터)(708)를 자동제어한다.
촬상시스템은 샘플홀드회로(704)로부터 출력된 영상 신호중으로부터 합초검출을 실시하기 위해서 필요한 고주파성분을 추출하는 대역통과필터(BPF)(713) 및 (714)를 부가하여 포함한다. 대역폭 제한이 서로 다른 제 1 대역통과필터(713)(BPF1) 및 제 2 대역통과필터 714(BPF2)로부터 출력된 신호는, 게이트회로(715) 및 포커스게이트프레임에 의해 게이트 된다. 피크검출회로(716)에서 피크치가 검출되어 홀드 된다. 그와 동시에, 이와 같이 검출된 신호는 논리제어회로(717)에 입력된다. 이 신호를 초점전압이라고 부른다. 이와 같이, 상기 초점전압에 의해 포커스를 조정한다.
또한, 촬상시스템은 포커스렌즈(701A)의 이동 위치를 검출하는 포커스 엔코더(718), 줌렌즈(701B)의 합초를 검출하는 줌 엔코더(719), 및 조리개(702)의 개구량을 검출하는 아이리스 엔코더(720)를 부가하여 포함한다. 이들 엔코더의 검출치는, 시스템 컨트롤을 실시하는 논리제어회로(717)에 공급된다.
상기 논리제어회로(717)는 설정된 합초검출 영역 내에 상당하는 영상 신호에 의거하여 피사체에 대한 합초검출을 실시해서, 초점조절을 실시한다. 즉, 각각의 대역통과필터(713), (714)으로부터 공급된 고주파 성분의 피크치 정보를 취득한다. 그 후, 포커스렌즈(701A)가 고주파 성분의 피크치가 최대로 되는 장소에 위치되도록 포커스렌즈(701A)를 구동한다. 이를 실현하기 위해서, 포커스구동회로(709)에 포커스 모터(710)의 회전 방향, 회전 속도, 회전 또는 정지 등의 제어신호를 공급 한다. 이와 같이, 포커스 모터(710)를 제어한다.
줌을 지시받으면, 줌구동회로(711)는 줌모터(712)를 회전시킨다. 줌모터(712)가 회전하면, 줌렌즈(701B)가 이동된다. 이와 같이, 줌동작을 행한다. 이 프로세스회로(705) 및 논리제어회로(717)를 신호처리회로로 총칭하는 경우도 있다.
이러한 촬상시스템으로서, 광전변환소자에의 입사광량이 증가하고, 노이즈가 적은 본 발명의 광전변환장치를 사용함으로써, SN비가 양호한 촬상시스템을 제공하는 것이 가능해진다.
이상, 본 발명에 의하면, 보다 고품질인 광전변환장치 및 촬상시스템을 제공하는 것이 가능해진다. 또한, 재료나 제조방법은 각 실시형태에 한정되는 것이 아니고, 반도체 기판의 도전형, 화소의 구성, 및 배선 레이아웃은 기재된 구성에 한정되는 것은 아니다. 예를 들면, 적층 배선구조에 있어서 구리배선과 알루미늄 배선은 혼재하고 있어도 되고, 이와 같이 필요에 따라서 설정되어도 된다. 또한, 본 발명은 반드시 광전변환장치로 한정되지 않고, 반도체 집적회로, 예를 들면 SRAM등에도 적용해도 된다.
본 발명을 전형적인 실시형태를 참조하면서 설명하였지만, 본 발명은 상기 개시된 전형적인 실시형태로 한정되지 않는 것으로 이해되어야 한다. 다음의 특허청구범위는 이러한 모든 변형과 동등한 구성 및 기능을 포함하도록 가장 넓게 해석되어야 한다.
도 1은 제 1 실시형태의 광전변환장치의 단면 모식도;
도 2A, 도 2B 및 도 2C는 광전변환장치의 제조공정을 나타내는 모식도;
도 3은 광전변환장치의 제조공정을 나타내는 모식도;
도 4는 광전변환장치의 제조공정을 나타내는 모식도;
도 5는 광전변환장치의 회로의 일례를 나타내는 도면;
도 6은 촬상시스템의 일례의 블럭도.
[도면의 주요부분에 대한 부호의 설명]
1, 2, 3: 반도체영역 4, 7: 게이트전극
5: FD영역 6: 소자분리영역
8: 활성영역 9, 11, 13: 플러그
10, 12, 14: 배리어메탈 15: 배선
16, 24: 확산방지막 17, 18, 19, 25: 층간절연막
20: 레지스트패턴 23,24: 홈
101a, 101b: 광전변환소자 102a, 102b: 전송용MOS트랜지스터
103: 리셋용 MOS 트랜지스터 104: 증폭용MOS트랜지스터
105: 선택용 MOS트랜지스터 106: 신호선
112a, 112b: 용량 116a, 116b: 수평신호선
18: 차동앰프 119, 123: 주사회로
12: 앰프 124: 화소부
701A: 포커스렌즈 701B: 줌렌즈
701C: 결상용의 렌즈 701: 광학계
702: 조리개 703: 광전변환장치
704: 샘플홀드회로 705: 프로세스회로
706: 아이리스제어회로 707: 아이리스구동회로
708: ig미터 709: 포커스구동회로
710: 포커스모터 711: 구동회로
712: 줌모터 713, 714: 대역통과필터(BPF)
715: 게이트회로 716: 피크검출회로
717:논리제어회로 718: 포커스엔코더
719: 줌엔코더 720: 아이리스엔코더
721: 색신호보정회로 724: 엔코더회로

Claims (12)

  1. 반도체 기판과;
    상기 반도체 기판에 배치된 광전변환소자 및 MOS 트랜지스터; 및
    배선층을 상호 격리하는 층간 절연막과 복수의 배선을 가진 복수의 배선층이 적층된 다층 배선구조를 구비한 광전변환장치로서,
    상기 반도체기판 상에 배치된 제 1 층간 절연막;
    상기 반도체기판에 배치된 복수의 활성영역 끼리, 복수의 상기 MOS 트랜지스터의 게이트전극 끼리, 또는 상기 활성영역과 상기 MOS 트랜지스터의 게이트전극 사이를 상기 배선층의 배선을 개재하지 않고 전기적으로 접속하고, 상기 제 1 층간 절연막의 제 1 홀에 배치된 제 1 플러그; 및
    상기 제 1 층간 절연막에 배치된 제 2 홀에 배치되고 상기 활성영역과 전기적으로 접속된 제 2 플러그를 가지고,
    상기 제 2 플러그의 상부에서, 상기 제 2 플러그에 가장 근접해서 배치된 배선이 제 3 플러그를 개재하여 상기 제 2 플러그에 전기적으로 접속되고, 상기 제 3 플러그와 상기 제 2 플러그에 가장 근접해서 배치된 배선이 듀얼 다마신(dual damascene) 구조를 형성하는 것을 특징으로 하는 광전변환장치.
  2. 제 1 항에 있어서,
    상기 제 2 플러그에 가장 근접해서 배치된 배선을 가지는 배선층의 배선이, 상기 제 1 플러그 상부에 배치되어 있는 것을 특징으로 하는 광전변환장치.
  3. 제 1 항에 있어서,
    상기 제 2 플러그의 상부 면적은, 상기 제 2 플러그와 전기적으로 접속되는 상기 제 3 플러그의 하부의 면적보다 큰 것을 특징으로 하는 광전변환장치.
  4. 제 1 항에 있어서,
    상기 제 1 플러그 및 상기 제 2 플러그를 형성하는 재료는, 상기 듀얼다마신 구조를 형성하는 재료에 비해 확산계수가 작은 것을 특징으로 하는 광전변환장치.
  5. 제 4 항에 있어서,
    상기 제 1 플러그와 상기 제 2 플러그는 텅스텐으로 이루어진 것을 특징으로 하는 광전변환장치.
  6. 제 1 항에 있어서,
    상기 다층 배선구조를 구성하는 배선층의 적어도 일부 또는 전부는 구리배선인 것을 특징으로 하는 광전변환장치.
  7. 제 6 항에 있어서,
    상기 구리배선의 위에 확산 방지막을 가지고, 상기 확산 방지막은 상기 광전변환소자에 대응해서 개구를 가지는 것을 특징으로 하는 광전변환장치.
  8. 제 1 항에 있어서,
    상기 제 1 플러그와 상기 제 2 플러그는 배리어 메탈을 가지고, 상기 배리어 메탈은, Ti, Ta 및 W로 이루어진 군으로부터 선택된 하나의 금속 또는 이들의 합금을 함유하는 것을 특징으로 하는 광전변환장치.
  9. 제 1 항에 있어서,
    상기 듀얼다마신 구조는, Ti, Ta, 및 W로 이루어진 군으로부터 선택된 하나의 금속 또는 이들의 합금을 함유하는 배리어 메탈을 가지는 것을 특징으로 하는 광전변환장치.
  10. 제 1 항에 있어서,
    상기 듀얼다마신 구조의 배선의 하부에는, 에칭 스톱막이 배치되어 있는 것을 특징으로 하는 광전변환장치.
  11. 제 1 항에 있어서,
    상기 광전변환소자에 의해 발생된 전하를 전송하는 전송용 MOS트랜지스터;
    상기 전송용 MOS 트랜지스터에 의해 전하가 전송되는 활성영역인 플로팅 디퓨전 영역; 및
    상기 플로팅 디퓨전 영역의 전위에 의거하여 신호를 출력하는 증폭용 MOS 트 랜지스터를 가지고,
    상기 제 1 플러그는, 상기 플로팅 디퓨전 영역과 상기 증폭용 MOS트랜지스터의 게이트전극을 전기적으로 접속하는 것을 특징으로 하는 광전변환장치.
  12. 제 1 항에 기재된 광전변환장치;
    상기 광전변환장치에 결상하는 광학계; 및
    상기 광전변환장치로부터의 출력신호를 처리하는 신호처리회로
    를 구비하는 것을 특징으로 하는 촬상시스템.
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