KR101890748B1 - 멀티 스택 씨모스(ｃｍｏｓ) 이미지 센서의 화소 및 그 제조방법 - Google Patents

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Abstract

멀티 스택 씨모스 이미지 센서의 화소 및 그 제조방법에 관해 개시되어 있다. 개시된 이미지 센서는 순차적으로 적층된 제1 내지 제3 포토 다이오드층을 포함하는 수광부와, 그 아래에 구비된 집적회로와, 상기 각 포토 다이오드층의 상부 및 하부에 구비된 전극층과, 상기 각 포토 다이오드층의 하부에 구비된 전극층과 상기 집적회로의 트랜지스터를 연결하는 콘택 플러그를 포함한다. 상기 콘택 플러그는 상기 수광부와 이격되어 있다.

Description

멀티 스택 씨모스(ＣＭＯＳ) 이미지 센서의 화소 및 그 제조방법{Pixel of multi stacked CMOS image sensor and method of manufacturing the same}
본 발명의 일 실시예는 이미지 센서에 대한 것으로써, 보다 자세하게는 멀티 스택 씨모스(CMOS) 이미지 센서의 화소 및 그 제조방법에 관한 것이다.
실리콘 포토 다이오드(Si Photo diode)의 씨모스 이미지 센서(CMOS image sensor)의 해상도(resolution)가 높아지면서 이미지 센서의 화소(pixel) 사이즈는 소형화된다.
이미지 센서의 화소 사이즈가 소형화되면서 화소내의 포토 다이오드(photo diode)의 수광 면적이 작아지므로, 이미지 센서의 감도가 저하될 수 있다. 또한, 화소의 두께는 그대로인 상태에서 화소 사이즈가 작아지면서 화소의 종횡비(aspect-ratio)가 커지게 되고, 인접한 화소 사이에 누설(crosstalk)이 커지면서 신호대 잡음비가 커지게 되는데, 이러한 결과로 인해 이미지 센서의 화질이 저하될 수 있다.
이러한 문제점은 화소 내의 R, G, B층을 적층하고, R, G, B층 각각의 포토 다이오드를 산화물층으로 나눔으로써 어느 정도 개선될 수 있다.
그러나 멀티 적층 구조로 화소를 만든 후, R, G, B 각층의 신호를 씨모스 리드아웃 집적회로(CMOS readout IC)로 보내기 위해 비어홀(via hole)이 형성되는데, 그 과정에 어려움이 있고 공정이 복잡해 질 수 있다.
곧, 종래의 구조에서 상기 비어홀은 유기 반도체층, 절연층, 투명 전극층 등을 포함하는 복수의 물질층들을 식각하여 형성된다. 상기 복수의 물질층들의 식각은 습식 식각 공정을 이용하여 수행하거나 포토 레지스트가 사용되는 사진 식각 공정을 이용하여 수행할 수 있다.
그런데, 이러한 식각 공정으로 상기 복수의 물질층들의 식각이 진행되는 경우, 식각에 사용되는 용액으로 인하여 화소 내의 유기층(organic layer)이 손상될 수 있다.
또한, 상기 식각 공정으로 상기 복수의 물질층들에 비어홀이 형성되는 경우에도 상기 비어홀을 채우는 도전성 물질과 화소 내에 포함된 각 층의 전극이 접촉되어 쇼트가 발생될 수 있다. 따라서 상기 쇼트를 방지하기 위해 상기 비어홀 내면에 절연층을 증착하는 공정이 추가되어야 하는 등 공정이 복잡해 질 수 있다.
본 발명의 일 실시예는 고성능 및 고 해상도를 갖는 멀티 스택 씨모스 이미지 센서의 화소를 제공한다.
본 발명의 일 실시예는 공정을 단순화 할 수 있는 멀티 스택 씨모스 이미지센서의 화소 제조방법을 제공한다.
본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소는 순차적으로 적층된 제1 내지 제3 포토 다이오드층을 포함하는 수광부, 상기 수광부 아래에 구비된 집적회로, 상기 각 포토 다이오드층의 상부 및 하부에 구비된 전극층 및 상기 각 포토 다이오드층의 하부에 구비된 전극층과 상기 집적회로의 트랜지스터를 연결하는 콘택 플러그를 포함하고, 상기 콘택 플러그는 상기 수광부와 이격되어 있다.
이러한 이미지 센서에서 상기 각 포토 다이오드층의 하부에 구비된 전극층은 수광부 밖으로 확장될 수 있다.
상기 각 포토 다이오드층의 하부에 구비된 전극층의 상기 수광부 밖으로 확장된 부분과 상기 트랜지스터 사이에 상기 콘택 플러그가 구비되고, 상기 콘택 플러그는 절연층으로 둘러싸여 있다.
상기 각 포토 다이오드층의 하부에 구비된 전극층의 상기 수광부 밖으로 확장된 부분은 서로 이격된 제1 및 제2 부분을 포함할 수 있다.
상기 각 포토 다이오드층은 유기 반도체층, 결정 실리콘(crystal Si)층, 비정질 실리콘(Amorphous Si)층, CIGS층 또는 양자점(quantum dot)층일 수 있다. 상기 양자점층은 양자점으로 PbSe, PbS 또는 CdTe를 포함할 수 있다.
본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소 제조방법은 집적회로 상에 하부 절연층을 형성하는 단계, 상기 하부 절연층에 상기 집적회로의 제1 트랜지스터가 노출되는 제1 콘택홀을 형성하는 단계, 상기 하부 절연층 상에 상기 제1 콘택홀을 채우는 제1 하부 전극층을 형성하는 단계, 상기 제1 하부 전극층 상에 상기 제1 콘택홀과 이격되게 제1 유기 반도체층 및 제1 상부 전극층을 순차적으로 적층하는 단계, 상기 제1 하부 전극층, 상기 제1 유기 반도체층 및 상기 제1 상부 전극층을 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 및 상기 하부 절연층을 관통하여 상기 집적회로의 제2 트랜지스터가 노출되는 제2 콘택홀을 형성하는 단계, 상기 제1 층간 절연층 상에 상기 제2 콘택홀을 채우는 제2 하부 전극층을 형성하는 단계, 상기 제2 하부 전극층 상에 상기 제2 콘택홀과 이격되게 제2 유기 반도체층 및 제2 상부 전극층을 순차적으로 적층하는 단계, 상기 제2 하부 전극층, 상기 제2 유기 반도체층 및 상기 제2 상부 전극층을 덮는 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층, 상기 제1 층간 절연층 및 상기 하부 절연층을 관통하여 상기 집적회로의 제3 트랜지스터가 노출되는 제3 콘택홀을 형성하는 단계, 상기 제2 층간 절연층 상에 상기 제3 콘택홀을 채우는 제3 하부 전극층을 형성하는 단계, 상기 제3 하부 전극층 상에 상기 제3 콘택홀과 이격되게 제3 유기 반도체층 및 제3 상부 전극층을 순차적으로 적층하는 단계 및 상기 제3 하부 전극층, 상기 제3 유기 반도체층 및 상기 제3 상부 전극층을 덮는 상부 절연층을 형성하는 단계를 포함한다.
상기 제1 하부 전극층을 형성하는 단계는 상기 제1 콘택홀을 채우는 제1 콘택 플러그를 형성하는 단계 및 상기 하부 절연층 상에 상기 제1 콘택 플러그와 접촉되는 상기 제1 하부 전극층을 형성하는 단계를 포함할 수 있다.
상기 제2 하부 전극층을 형성하는 단계는 상기 제2 콘택홀을 채우는 제2 콘택 플러그를 형성하는 단계 및 상기 제1 층간 절연층 상에 상기 제2 콘택 플러그와 접촉되는 상기 제2 하부 전극층을 형성하는 단계를 포함할 수 있다.
상기 제3 하부 전극층을 형성하는 단계는 상기 제3 콘택홀을 채우는 제3 콘택 플러그를 형성하는 단계 및 상기 제2 층간 절연층 상에 상기 제3 콘택 플러그와 접촉되는 상기 제3 상부 전극층을 형성하는 단계를 포함할 수 있다.
상기 제1 콘택홀을 형성하는 단계에서, 상기 하부 절연층의 상기 제1 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성할 수 있다.
상기 제2 콘택홀을 형성하는 단계에서, 상기 제1 층간 절연층의 상기 제2 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성할 수 있다.
상기 제3 콘택홀을 형성하는 단계에서, 상기 제2 층간 절연층의 상기 제3 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성할 수 있다.
상기 제1 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제1 하부 전극층으로 채울 수 있다.
상기 제2 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제2 하부 전극층으로 채울 수 있다.
상기 제3 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제3 하부 전극층으로 채울 수 있다.
본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소에서 수광부의 각 부화소 유닛(sub-pixel unit)에 포함된 전극층과 화소의 집적회로를 연결하는 콘택 플러그는 상기 수광부 주변의 절연층을 관통하여 형성된다. 곧, 상기 콘택 플러그를 형성하기 위해서는 상기 수광부 주변의 절연층만 식각하면되므로 공정을 단순화할 수 있다.
또한, 멀티 스택 구조의 이미지 센서에서 상기 콘택 플러그를 형성할 때, 수광부 내의 광전변환층(포토 다이오드층)은 영향을 받지 않는다. 따라서 고성능 및 고 해상도(high resolution)의 씨모스 이미지 센서를 제작할 수 있다.
이러한 이미지 센서는 디지털 카메라, 모바일 폰(mobile phone)용 카메라, 적외선 카메라, 폐쇄회로 TV(CCTV), PC 통신용 카메라 등에 사용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소의 평면도이다.
도 2는 도 1을 2-2' 방향으로 절개한 단면도이다.
도 3은 도 1을 3-3’방향으로 절개한 단면도이다.
도 4는 도 1을 4-4’방향으로 절개한 단면도이다.
도 5 내지 도 10은 본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서(multi-stacked CMOS image sensor)의 화소 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소의 평면도이다.
도 1을 참조하면, 화소(100)는 화소(100) 외부에서 입사되는 광을 수용하는 수광부(30)를 포함한다. 수광부(30)는 절연층(74)으로 덮여 있다. 화소(100)는 제1 내지 제3 확장 전극부(32, 34, 36)을 포함한다. 제1 내지 제3 확장 전극부(32, 34, 36)는 수광부(30)에 연결되어 있고, 수광부(30)로부터 돌출되어 있다. 제1 내지 제3 확장 전극부(32, 34, 36)는 수광부(30)의 일 측에 나란히 구비되어 있다. 예를 들면, 제1 내지 제3 확장 전극부(32, 34, 36)는 수광부(30)의 어느 한 변, 예컨대 세로변 중 하나에 수직하게 구비되어 있다. 제1 내지 제3 확장 전극부(32, 34, 36)는 수광부(30) 둘레의 어느 위치에 구비될 수 있다. 제1 내지 제3 확장 전극부(32, 34, 36) 각각의 안쪽에 제1 내지 제3 콘택 플러그(32P, 34P, 36P)가 존재한다. 제1 내지 제3 확장 전극부(32, 34, 36)와 제1 내지 제3 콘택 플러그(32P, 34P, 36P)는 절연층(74)으로 덮여 있다. 화소(100)는 제4 내지 제6 확장 전극부(42, 44, 46)를 포함한다. 제4 내지 제6 확장 전극부(42, 44, 46)는 수광부(30)에 연결되고, 수광부(30)로부터 돌출되어 있다. 제4 내지 제6 확장 전극부(42, 44, 46)는 제1 내지 제3 확장 전극부(32, 34, 36)와 다른 곳에 위치한다. 제4 내지 제6 확장 전극부(42, 44, 46)는 화소(100)가 포함된 수광소자의 공통 전극 단자에 연결된다. 제4 내지 제6 확장 전극부(42, 44, 46) 각각의 안쪽에 제4 내지 제6 콘택 플러그(42P, 44P, 46P)가 존재한다. 제4 내지 제6 확장 전극부(42, 44, 46)는 제4 내지 제6 콘택 플러그(42P, 44P, 46P)를 통해서 상기 수광소자의 공통 전극 단자에 연결된다.
도 2는 도 1을 2-2' 방향으로 절개한 단면을 보여준다.
도 2를 참조하면, 씨모스 리드아웃 집적회로(CMOS readout IC)(60)(이하, 집적회로) 상에 하부 절연층(62)이 존재한다. 하부 절연층(62)에 제1 트랜지스터(70T)가 노출되는 제1 콘택홀(62h)이 형성되어 있다. 제1 트랜지스터(70T)는 집적회로(60)에 포함된다. 제1 트랜지스터(70T)는, 예를 들면 전계 효과 트랜지스터(FET)일 수 있다. 제1 콘택홀(62h)은 제1 콘택 플러그(32P)로 채워져 있다. 하부 절연층(62) 상에 제1 하부 전극층(70L)이 존재한다. 제1 하부 전극층(70L)으로부터 확장된 제1 확장 전극부(32)는 제1 콘택 플러그(32P)를 덮는다. 제1 확장 전극부(32)는 제1 콘택 플러그(32P)와 동일한 물질일 수 있다. 제1 하부 전극층(70L) 상에 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)가 순차적으로 적층되어 있다. 제1 유기 반도체층(70R)은 포토 다이오드층일 수 있다. 제1 유기 반도체층(70R)은, 예를 들면 적색(Red)광에 대해 광전 변환 특성을 갖는 물질층일 수 있다. 제1 유기 반도체층(70R) 대신에 제1 유기 반도체층(70R)과 동일하거나 유사한 광전변환 특성을 갖는 포토 다이오드층이 사용될 수도 있다. 제1 상부 전극층(70U)과 제1 유기 반도체층(70R)은 제1 콘택홀(62h)과 이격되어 있다. 제1 하부 전극층(70L)과 제1 상부 전극층(70U)과 제1 유기 반도체층(70R)은 화소(100)에 포함된 부화소 유닛들(sub-pixel units) 중 하나, 예를 들면 적색광에 대한 광전변환 특성을 갖는 부화소 유닛(unit)을 형성할 수 있다. 제1 하부 전극층(70L), 제1 상부 전극층(70U) 및 제1 유기 반도체층(70R)은 제1 층간 절연층(68)으로 덮여 있다. 제1 층간 절연층(68)의 상부면은 평탄화되어 있다. 제1 층간 절연층(68) 상에 제2 하부 전극층(80L), 제2 유기 반도체층(80G) 및 제2 상부 전극층(80U)이 순차적으로 적층되어 있다. 제2 유기 반도체층(80G)은, 예를 들면 녹색(Green)광에 대한 광전변환 특성을 갖는 물질층일 수 있다. 제2 하부 전극층(80L), 제2 유기 반도체층(80G) 및 제2 상부 전극층(80U)은 화소(100)에 포함된 또 하나의 부화소 유닛, 예를 들면 녹색광에 대해 광전변환 특성을 갖는 부화소 유닛을 형성할 수 있다. 이때, 이 유닛은 제1 상부 전극층(70U) 위에 위치할 수 있다. 제2 하부 전극층(80L), 제2 유기 반도체층(80G) 및 제2 상부 전극층(80U)은 제2 층간 절연층(72)으로 덮여있다. 제2 층간 절연층(72)의 상부면은 평평하다. 제2 층간 절연층(72) 상에 제3 하부 전극층(90L), 제3 유기 반도체층(90B) 및 제3 상부 전극층(90U)이 순차적으로 적층되어 있다. 제3 하부 전극층(90L)과 제3 상부 전극층(90U)은 투명 전극물질일 수 있다. 제1 및 2 전극 물질층들(70L, 70U, 80L, 80U)도 투명 전극물질일 수 있다. 제3 유기 반도체층(90B)은, 예를 들면 청색(Blue)광에 대해 광전변환 특성을 갖는 물질층일 수 있다. 제3 하부 전극층(90L), 제3 유기 반도체층(90B) 및 제3 상부 전극층(90U)의 적층물은 화소(100)의 다른 부화소 유닛, 예를 들면 청색광에 대한 광전 변환 특성을 갖는 부화소 유닛을 형성할 수 있다. 이러한 부화소 유닛은 제2 상부 전극층(80U) 상에 정렬될 수 있다. 제3 하부 전극층(90L), 제3 유기 반도체층(90B) 및 제3 상부 전극층(90U)을 포함하는 부화소 유닛은 상부 절연층(74)으로 덮여 있다. 상부 절연층(74)은 투광층일 수 있다.
도 3은 도 1을 3-3’방향으로 절개한 단면을 보여준다. 도 3을 통해서 제2 하부 전극층(80L)과 집적회로(60)의 연결 관계를 알 수 있다.
도 3을 참조하면, 제2 하부 전극층(80L)은 순차적으로 적층된 제2 유기 반도체층(80G)과 제2 상부 전극층(80U)으로부터 확장된 제2 확장 전극부(34)를 갖는다. 제2 유기 반도체층(80G)은 포토 다이오드층일 수 있다. 제2 유기 반도체층(80G) 대신에 제2 유기 반도체층(80G)과 동일하거나 유사한 광전변환 특성을 갖는 포토 다이오드층이 사용될 수 있다. 제2 확장 전극부(34)는 제2 콘택홀(68h)을 채우는 제2 콘택 플러그(34P)을 통해 집적회로(60)의 제2 트랜지스터(80T)에 연결되어 있다. 제2 확장 전극부(34)는 제2 콘택 플러그(34P)와 동일 물질일 수 있다. 제2 트랜지스터(80T)는, 예를 들면 전계 효과 트랜지스터일 수 있다. 제2 유기 반도체층(80G)과 제2 상부 전극층(80U)은 제2 콘택 플러그(34P)로부터 이격되어 있다. 제2 콘택홀(68h)은 순차적으로 적층된 하부 절연층(62)과 제1 층간 절연층(68)을 관통한다. 도 2 및 도 3이 도 1의 서로 다른 위치에서의 단면임을 고려할 때, 도 2의 제1 콘택홀(62h)과 도 3의 제2 콘택홀(68h)은 서로 다른 위치에 형성된 것임을 알 수 있다.
도 4는 도 1을 4-4’방향으로 절개한 단면을 보여준다. 도 4을 통해서 제3 하부 전극층(90L)과 집적회로(60)의 연결 관계를 알 수 있다.
도 4를 참조하면, 제3 하부 전극층(90L)은 순차적으로 적층된 제3 유기 반도체층(90B)과 제3 상부 전극층(90U)으로부터 확장된 제3 확장 전극부(36)를 갖는다. 제3 유기 반도체층(90B)은 광전변환 특성을 갖는 포토 다이오드층일 수 있다. 제3 유기 반도체층(90B) 대신에 제3 유기 반도체층(90B)과 동일하거나 유사한 광전변환 특성을 갖는 포토 다이오드층이 사용될 수도 있다. 제3 확장 전극부(36)는 제3 콘택홀(72h)을 채우는 제3 콘택 플러그(36P)을 통해 집적회로(60)의 제3 트랜지스터(90T)에 연결되어 있다. 제3 확장 전극부(36)는 제3 콘택 플러그(36P)와 동일 물질일 수 있다. 제3 트랜지스터(80T)는, 예를 들면 전계 효과 트랜지스터일 수 있다. 제3 유기 반도체층(90B)과 제3 상부 전극층(90U)은 제3 콘택 플러그(36P)로부터 이격되어 있다. 제3 콘택홀(72h)은 순차적으로 적층된 하부 절연층(62), 제1 층간 절연층(68) 및 제2 층간 절연층(72)을 관통한다. 도 2 내지 도 4가 도 1의 서로 다른 위치에서의 단면임을 고려할 때, 도 2의 제1 콘택홀(62h)과 도 3의 제2 콘택홀(68h)과 도 4의 제3 콘택홀(72h)은 서로 다른 위치에 형성된 것임을 알 수 있다.
도 1 내지 도 4에서 볼 수 있듯이, 집적회로(60)에 포함된 제1 내지 제3 트랜지스터(70T, 80T, 90T)와 제1 내지 제3 하부 전극층(70L, 80L, 90L)은 각각 제1 내지 제3 유기 반도층(70R, 80G, 90B) 밖에 형성된 경로들(32P, 34P, 36P)을 통해 연결된다. 따라서 유기 반도체층을 관통해서 경로들이 형성되는 종래의 문제점이 해소될 수 있다. 그리고 경로들(32P, 34P, 36P)은 후술되는 제조 방법에서 알 수 있듯이 한번의 공정으로 형성될 수 있다. 그러므로 씨모스 이미지 센서 제조 공정은 보다 단순화 될 수 있다.
다음에는 도 5 내지 도 10을 참조하여 본 발명의 일 실시예에 의한 멀티 스택 씨모스 이미지 센서의 화소 제조방법을 설명한다. 이 과정에서 도 1 내지 도 4에서 설명한 부재와 동일한 부재에 대해서는 앞서 사용한 참조번호를 그대로 사용한다.
도 5를 참조하면, 집적회로(60) 상에 하부 절연층(62)을 형성한다. 하부 절연층(62)으로 사용되는 물질은, 예를 들면 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 알루미늄 산화막(Al2O3), 티타늄 산화막(TiO2) 또는 게르마늄 산화막(GeOx)일 수 있다. 하부 절연층(62)에 집적회로(60)의 제1 트랜지스터(70T)의 일부가 노출되는 제1 콘택홀(62h)을 형성한다. 제1 콘택홀(62h)은 건식 식각(dry etching) 공정 또는 습식 식각(wet etching) 공정으로 형성할 수 있다. 상기 건식 식각 공정은, 예를 들면 플라즈마(plasma)를 이용하는 식각 공정일 수 있다. 상기 습식 식각 공정은, 예를 들면 불화수소(HF) 베이스 용액(HF based solution)을 사용하는 식각 공정일 수 있다.
다음, 도 6에 도시한 바와 같이, 하부 절연층(62) 상에 제1 콘택홀(62h)을 채우는 제1 하부 전극층(70L)을 형성한다. 이와 같은 제1 하부 전극층(70L)을 형성하는 과정은 2단계로 나눌 수도 있다. 예를 들면, 제1 콘택홀(62h)을 채우는 콘택 플러그(예컨대, 도 2의 62P)를 형성하는 단계와 상기 콘택 플러그와 접촉되는 전극층을 형성하는 단계로 나눌 수도 있다. 제1 하부 전극층(70L)으로 사용되는 물질은 투명 전극물질일 수 있는데, 예를 들면 ITO, IZO 또는 AZO 등일 수 있다. 제1 하부 전극층(70L) 상에 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)을 순차적으로 적층한다. 제1 유기 반도체층(70R)은 포토 다이오드층일 수 있다. 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)은 제1 콘택홀(62h)로부터 이격된 위치에 형성한다. 제1 유기 반도체층(70R)으로 사용되는 물질은, 예를 들면 Cu-Phthalocyanine 또는 Sn-Phthalocyanine일 수 있다. 제1 유기 반도체층(70R) 대신에 제1 유기 반도체층(70R)과 동일하거나 유사한 광전변환 특성을 갖는 물질층, 예를 들면 결정 실리콘(crystal Si)층, 비정질 실리콘(Amorphous Si)층, CIGS층 또는 양자점(quantum dot)층이 사용될 수 있다. 이때, 상기 양자점층은 양자점으로 PbSe, PbS 또는 CdTe를 포함할 수 있다. 제1 상부 전극층(70U)은 제1 하부 전극층(70L)과 동일한 물질로 형성할 수 있으나, 다른 투명 전도성 물질로 형성할 수도 있다. 한편, 제1 콘택홀(62h)를 형성하는 과정에서 하부 절연층(62)의 다른 위치에 다른 콘택홀(미도시)을 형성할 수 있다. 그리고 제1 하부 전극층(70L)을 형성하는 과정에서 상기 다른 콘택홀은 제1 하부 전극층(70L)으로 채워질 수 있다. 이렇게 해서 도 1의 제4 콘택 플러그(42A)가 형성될 수 있다. 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)은 상기 다른 콘택홀로부터 이격된 위치에 형성된다. 계속해서, 제1 하부 전극층(70L), 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)을 덮는 제1 층간 절연층(68)을 형성한다. 제1 층간 절연층(68)의 상부면은 평탄화한다. 제1 층간 절연층(68)으로 사용되는 물질은 하부 물질층(62)과 동일할 수 있다.
도 7 및 도 8은 도 1의 3-3’방향으로 절개한 단면에서 볼 수 있는 제조 과정을 보여준다. 따라서 도 7 및 도 8에는 도 6의 제1 콘택홀(62h)과 제1 콘택홀(62h)을 채우는 부분과 집적회로(60)의 제1 트랜지스터(70T)는 도시되지 않는다.
도 7을 참조하면, 제1 층간 절연층(68) 및 하부 절연층(62)을 순차적으로 관통하는 제2 콘택홀(68h)을 형성한다. 제2 콘택홀(68h)은 제1 하부 전극층(70L), 제1 유기 반도체층(70R) 및 제1 상부 전극층(70U)으로부터 이격된 위치에 형성한다. 제2 콘택홀(68h)을 통해 집적회로(60)의 제2 트랜지스터(80T)의 일부가 노출된다. 제2 트랜지스터(80T)는 제1 트랜지스터(70T)와 이격될 수 있다. 제2 콘택홀(68h)을 형성할 때, 하부 절연층(62) 및 제1 층간 절연층(68)에 다른 콘택홀(미도시)이 형성될 수 있다. 이때 형성되는 상기 다른 콘택홀은 도 1의 제5 콘택 플러그(44A)로 채워진다.
다음, 도 8을 참조하면, 제1 층간 절연층(68) 상에 제2 콘택홀(68h)을 채우는 제2 하부 전극층(80L)을 형성한다. 이와 같은 제2 하부 전극층(80L)은 도 6의 제1 하부 전극층(70L)의 경우처럼 2단계로 나누어 형성할 수 있다. 제2 하부 전극층(80L)을 형성할 때, 하부 절연층(62) 및 제1 층간 절연층(68)을 관통하는 상기 다른 콘택홀도 제2 하부 전극층(80L)으로 채워진다. 제2 하부 전극층(80L)은 제1 하부 전극층(70L)과 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 제2 하부 전극층(80L) 상에 제2 유기 반도체층(80G)및 제2 상부 전극층(80U)을 순차적으로 적층한다. 제2 유기 반도체층(80G)은 포토 다이오드층일 수 있다. 제2 유기 반도체층(80G)으로 사용되는 물질은, 예를 들면 Quinacridone, Triphenylamine 유도체(derivative) 또는 Thiophene 유도체일 수 있다. 제2 유기 반도체층(80G) 대신에 제2 유기 반도체층(80G)과 동일하거나 유사한 광전변환 특성을 갖는 물질층, 예를 들면 결정 실리콘층, 비정질 실리콘층, CIGS층 또는 양자점층이 사용될 수 있다. 이때, 상기 양자점층은 양자점으로 PbSe, PbS 또는 CdTe를 포함할 수 있다. 제2 상부 전극층(80U)은 제1 상부 전극층(70U)과 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 제2 유기 반도체층(80G)과 제2 상부 전극층(80U)은 제2 콘택홀(68h) 및 상기 다른 콘택홀로부터 이격된 위치에 형성할 수 있다. 계속해서, 제2 하부 전극층(80L), 제2 유기 반도체층(80G) 및 제2 상부 전극층(80U)을 덮는 제2 층간 절연층(72)을 형성한다. 제2 층간 절연층(72)의 상부면은 평탄화한다. 제2 층간 절연층(72)은 제1 층간 절연층(68)과 동일 물질로 형성할 수 있다.
도 9 및 도 10은 도 1의 4-4’방향으로 절개한 단면에서 볼 수 있는 제조 과정을 보여준다. 따라서 도 9 및 도 10에는 도 6의 제1 콘택홀(62h)과 제1 콘택홀(62h)을 채우는 부분과 집적회로(60)의 제1 트랜지스터(70T)와 도 8의 제2 콘택홀(68h)과 제2 콘택홀(68h)을 채우는 부분과 집적회로(60)의 제2 트랜지스터(70T)는 도시되지 않는다.
도 9를 참조하면, 제2 층간 절연층(72), 제1 층간 절연층(68) 및 하부 절연층(62)을 순차적으로 관통하는 제3 콘택홀(72h)을 형성한다. 제3 콘택홀(72h)은 제1 하부 전극층(70L), 제1 유기 반도체층(70R), 제1 상부 전극층(70U), 제2 하부 전극층(80L), 제2 유기 반도체층(80G) 및 제2 상부 전극층(80U)으로부터 이격된 위치에 형성한다. 제3 콘택홀(72h)을 통해 집적회로(60)의 제3 트랜지스터(90T)의 일부가 노출된다. 제3 트랜지스터(90T)는 제1 및 제2 트랜지스터(70T, 80T)와 이격될 수 있다. 제3 콘택홀(72h)을 형성할 때, 하부 절연층(62), 제1 층간 절연층(68) 및 제2 층간 절연층(72)을 순차적으로 관통하는 다른 콘택홀(미도시)이 형성될 수 있다. 이때 형성되는 상기 다른 콘택홀은 도 1의 제6 콘택 플러그(46A)로 채워진다.
다음, 도 10을 참조하면, 제2 층간 절연층(72) 상에 제3 콘택홀(72h)을 채우는 제3 하부 전극층(90L)을 형성한다. 제3 하부 전극층(90L)을 형성하는 물질은 제1 하부 전극층(70L)과 동일할 수 있으나, 다른 전도성 물질일 수도 있다. 제3 하부 전극층(90L)은 제1 하부 전극층(70L)에서 설명한 바와 같은 방법으로 2단계로 나누어 형성할 수 있는데, 예를 들면 제3 콘택홀(72h)을 채우는 콘택 플러그를 형성하는 단계와 제2 층간 절연층(72) 상에 상기 콘택 플러그와 접촉되는 전극층을 형성하는 단계로 나눌 수 있다. 제3 하부 전극층(90L)을 형성하는 과정에서 제3 콘택홀(72h)과 함께 형성되는 상기 다른 콘택홀도 제3 하부 전극층(90L)으로 채워질 수 있다.
제3 하부 전극층(90L) 상에 제3 유기 반도체층(90B)및 제3 상부 전극층(90U)을 순차적으로 적층한다. 제3 유기 반도체층(90B)은 포토 다이오드층일 수 있다. 제3 유기 반도체층(90B)으로 사용되는 물질은, 예를 들면 Tetracene, courmarin, EDOT 유도체(derivative) 또는 Rubrene일 수 있다. 제3 유기 반도체층(90B) 대신에 제3 유기 반도체층(90B)과 동일하거나 유사한 광전변환 특성을 갖는 물질층, 예를 들면 결정 실리콘층, 비정질 실리콘층, CIGS층 또는 양자점층이 사용될 수 있다. 이때, 상기 양자점층은 양자점으로 PbSe, PbS 또는 CdTe를 포함할 수 있다. 제3 상부 전극층(90U)은 제1 상부 전극층(70U)과 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 제3 유기 반도체층(90B)과 제3 상부 전극층(90U)은 제3 콘택홀(72h) 및 상기 다른 콘택홀로부터 이격된 위치에 형성할 수 있다. 제3 상부 전극층(90U)을 형성한 다음, 제3 하부 전극층(90L), 제3 유기 반도체층(90B) 및 제3 상부 전극층(90U)을 덮는 상부 절연층(74)을 형성한다. 상부 절연층(74)은 하부 절연층(62)과 동일한 물질로 형성할 수 있으나, 다른 절연물질로 형성할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:수광부
32, 34, 36, 42, 44, 46:제1 내지 제6 확장 전극부
32P, 34P, 36P, 42P, 44P, 46P:제1 내지 제6 콘택 플러그
60:CMOS 리드아웃 집적회로 62:하부 절연층
62h, 68h, 72h:제1 내지 제3 콘택홀 68, 72:제1 및 제2 층간 절연층
70L, 80L, 90L:제1 내지 제3 하부 전극층
70R, 80G, 90B:제1 내지 제3 유기 반도체층
70U, 80U, 90U:제1 내지 제3 상부 전극층
70T, 80T, 90T:제1 내지 제3 트랜지스터
74:상부 절연층 100:화소

Claims (16)

  1. 순차적으로 적층된 제1 내지 제3 포토 다이오드층을 포함하는 수광부;
    상기 수광부 아래에 구비된 집적회로;
    상기 각 포토 다이오드층의 상부 및 하부에 구비된 전극층; 및
    상기 각 포토 다이오드층의 하부에 구비된 전극층과 상기 집적회로의 트랜지스터를 연결하는 콘택 플러그;를 포함하고,
    상기 콘택 플러그는 상기 수광부와 이격되어 있고,
    상기 수광부의 제1 측면에서 확장되는 제1 내지 제3 확장 전극부와 상기 수광부의 제2 측면에서 확장되고, 상기 제1 내지 제3 확장 전극부에 수직한 방향으로 확장된 확장 전극부를 포함하는 멀티 스택 씨모스 이미지 센서의 화소.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 내지 제3 확장 전극부는 상기 각 포토 다이오드층의 하부에 구비된 전극층의 상기 수광부 밖으로 확장된 부분이고, 상기 제1 내지 제3 확장 전극부와 상기 트랜지스터 사이에 상기 콘택 플러그가 구비되고, 상기 콘택 플러그는 절연층으로 둘러싸여 있는 멀티 스택 씨모스 이미지 센서의 화소.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 각 포토 다이오드층은 유기 반도체층, 결정 실리콘(crystal Si)층, 비정질 실리콘(Amorphous Si)층, CIGS층 또는 양자점(quantum dot)층인 멀티 스택 씨모스 이미지 센서의 화소.
  6. 집적회로 상에 하부 절연층을 형성하는 단계;
    상기 하부 절연층에 상기 집적회로의 제1 트랜지스터가 노출되는 제1 콘택홀을 형성하는 단계;
    상기 하부 절연층 상에 상기 제1 콘택홀을 채우는 제1 하부 전극층을 형성하는 단계;
    상기 제1 하부 전극층 상에 상기 제1 콘택홀과 이격되게 제1 포토 다이오드층 및 제1 상부 전극층을 순차적으로 적층하는 단계;
    상기 제1 하부 전극층, 상기 제1 포토 다이오드층 및 상기 제1 상부 전극층을 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층 및 상기 하부 절연층을 관통하여 상기 집적회로의 제2 트랜지스터가 노출되는 제2 콘택홀을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 제2 콘택홀을 채우는 제2 하부 전극층을 형성하는 단계;
    상기 제2 하부 전극층 상에 상기 제2 콘택홀과 이격되게 제2 포토 다이오드층 및 제2 상부 전극층을 순차적으로 적층하는 단계;
    상기 제2 하부 전극층, 상기 제2 포토 다이오드층 및 상기 제2 상부 전극층을 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층, 상기 제1 층간 절연층 및 상기 하부 절연층을 관통하여 상기 집적회로의 제3 트랜지스터가 노출되는 제3 콘택홀을 형성하는 단계;
    상기 제2 층간 절연층 상에 상기 제3 콘택홀을 채우는 제3 하부 전극층을 형성하는 단계;
    상기 제3 하부 전극층 상에 상기 제3 콘택홀과 이격되게 제3 포토 다이오드층 및 제3 상부 전극층을 순차적으로 적층하는 단계; 및
    상기 제3 하부 전극층, 상기 제3 포토 다이오드층 및 상기 제3 상부 전극층을 덮는 상부 절연층을 형성하는 단계를 포함하고
    상기 제1 콘택홀을 형성하는 단계에서, 상기 하부 절연층의 상기 제1 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성하고,
    상기 제1 콘택홀과 상기 다른 콘택홀은 서로 수직한 방향에 배치된 멀티 스택 씨모스 이미지 세서의 화소 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 하부 전극층을 형성하는 단계는,
    상기 제1 콘택홀을 채우는 제1 콘택 플러그를 형성하는 단계; 및
    상기 하부 절연층 상에 상기 제1 콘택 플러그와 접촉되는 상기 제1 하부 전극층을 형성하는 단계를 포함하는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  8. 제 6 항에 있어서,
    상기 제2 하부 전극층을 형성하는 단계는,
    상기 제2 콘택홀을 채우는 제2 콘택 플러그를 형성하는 단계; 및
    상기 제1 층간 절연층 상에 상기 제2 콘택 플러그와 접촉되는 상기 제2 하부 전극층을 형성하는 단계를 포함하는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  9. 제 6 항에 있어서,
    상기 제3 하부 전극층을 형성하는 단계는,
    상기 제3 콘택홀을 채우는 제3 콘택 플러그를 형성하는 단계; 및
    상기 제2 층간 절연층 상에 상기 제3 콘택 플러그와 접촉되는 상기 제3 상부 전극층을 형성하는 단계를 포함하는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  10. 삭제
  11. 제 6 항에 있어서,
    상기 제2 콘택홀을 형성하는 단계에서, 상기 제1 층간 절연층의 상기 제2 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성하는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  12. 제 6 항에 있어서,
    상기 제3 콘택홀을 형성하는 단계에서, 상기 제2 층간 절연층의 상기 제3 콘택홀과 이격된 위치에 상기 집적회로의 일부가 노출되는 다른 콘택홀을 더 형성하는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  13. 제 6 항에 있어서,
    상기 제1 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제1 하부 전극층으로 채우는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  14. 제 11 항에 있어서,
    상기 제2 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제2 하부 전극층으로 채우는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  15. 제 12 항에 있어서,
    상기 제3 하부 전극층을 형성하는 단계에서, 상기 다른 콘택홀을 상기 제3 하부 전극층으로 채우는 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
  16. 제 6 항에 있어서,
    상기 제1 내지 제3 포토 다이오드층은 유기 반도체층, 결정 실리콘(crystal Si)층, 비정질 실리콘(Amorphous Si)층, CIGS층 또는 양자점(quantum dot)층인 멀티 스택 씨모스 이미지 센서의 화소 제조방법.
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