JP2008085304A - 光電変換装置の製造方法 - Google Patents

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Abstract

【課題】 光電変換素子の光の入射開口を広くする構成にて生じるノイズを低減する光電変換装置の製造方法を提供する。
【解決手段】 光電変換装置の製造方法において、第１の層間絶縁層に配された第１のホールに配された第１の導電体によって、第１の半導体領域と増幅用ＭＯＳトランジスタのゲート電極とが配線層に含まれる複数の配線を介さずに電気的に接続されている。さらに、第２の導電体によって、第１の半導体領域とは異なる第２の半導体領域と配線とが電気的に接続されている。この第２の導電体は第１の層間絶縁層に配された第２のホールに配された第３の導電体と、第２の層間絶縁層に配された第３のホールに配された第４の導電体とが、積層され電気的に接続された構成である。そして、第１の導電体と第３の導電体とは同一工程で形成される。
【選択図】 図１

Description

本発明は光電変換装置の製造方法に関する。
近年、高画質で安価なデジタルカメラ、ビデオカメラが普及している。デジタルカメラやビデオカメラに用いられる光電変換装置には、ＣＣＤ型やＭＯＳ型光電変換装置がある。ＭＯＳ型光電変換装置は、ＭＯＳトランジスタとフォトダイオードとを有する光電変換領域と、光電変換領域の信号の出力や光電変換領域に配されたＭＯＳトランジスタの駆動を行うＭＯＳトランジスタを含む周辺回路領域とを有している。この光電変換領域と周辺回路領域とは、ＣＭＯＳ製造プロセスによって共通の工程で製造することができる。
特許文献１には、ＣＭＯＳ製造プロセスによってＳＲＡＭを製造する際に用いられるコンタクトの構造についての記載がある。具体的には、層間絶縁層に配された１つのホールに埋め込まれた導電体で半導体領域とゲート電極とを電気的に接続する構造や層間絶縁層に配されたホールに配された導電体が複数積層した構造である。また、特許文献２には、ＣＣＤ型光電変換装置の周辺回路領域にあるソースフォロワ回路において、層間絶縁層に配された１つのホールに埋め込まれた導電体によって半導体領域とゲート電極とを電気的に接続する構成の開示がある。
特開平０９−０５５４４０号公報 特開２００２−３６８２０３号公報
ＭＯＳ型光電変換装置は、１つの画素が光電変換素子と複数のＭＯＳトランジスタとを有するため、必要な配線層の数がＣＣＤ型光電変換装置に比べて多い。ここで、光電変換素子の光が入射する開口は、配線層によって規定される。よって、光の入射効率を上げ、感度を向上させるためには、光電変換素子へ光が入射するための開口を広くする配線レイアウトが必要となる。
本発明者は開口を広くするために、ＭＯＳ型光電変換装置の光電変換素子が配される光電変換領域に、層間絶縁層に配された１つのホールに埋め込まれた導電体によって半導体領域とゲート電極とを電気的に接続する構成を用いることを見出した。そして、このような構成の光電変換装置の製造時において、ホールに埋め込まれる導電体を構成する金属が光電変換素子近傍の半導体領域に拡散してしまう場合があることを見出した。金属が光電変換素子近傍の半導体領域に拡散すると、ノイズが増大してしまう場合がある。
よって本発明は、上述した新たに見出した課題であるノイズの増大を抑制しつつ、光電変換素子への光の入射効率を向上させたＭＯＳ型光電変換装置の製造方法を提供することを目的とする。
本発明の光電変換装置の製造方法は、光電変換素子と、前記光電変換素子の電荷を第１の半導体領域に転送する転送ＭＯＳトランジスタと、前記転送された電荷に基づく信号を読み出すための増幅用ＭＯＳトランジスタとを含む複数のＭＯＳトランジスタと、が半導体基板に配され、複数の配線を含む配線層と、前記光電変換素子及び前記複数のＭＯＳトランジスタを覆って配された第１の層間絶縁層と前記第１の層間絶縁層上に積層された第２の層間絶縁層とを含む複数の層間絶縁層と、が半導体基板上に配された光電変換装置の製造方法において、前記光電変換装置は、前記第１の層間絶縁層に配された第１のホールに配され、前記第１の半導体領域と前記増幅用ＭＯＳトランジスタのゲート電極とを前記配線層に含まれる複数の配線を介さずに電気的に接続する第１の導電体と、前記第１の半導体領域とは異なる第２の半導体領域と前記配線層に含まれる第１の配線とを電気的に接続する第２の導電体と、を有し、前記第２の導電体は、前記第１の層間絶縁層に配された第２のホールに配された第３の導電体と、前記第２の層間絶縁層に配された第３のホールに配された第４の導電体とが、積層され電気的に接続された構成であり、前記第１のホールに前記第１の導電体を配する工程と、前記第２のホールに前記第３の導電体を配する工程とが同一工程であることを特徴とする。
また、本発明の光電変換装置の製造方法は、半導体基板に配される複数の光電変換素子と、前記光電変換素子の電荷を第１の半導体領域に転送する転送ＭＯＳトランジスタと、前記転送された電荷に基づく信号を読み出すための増幅用ＭＯＳトランジスタと、を有する光電変換装置の製造方法であって、前記半導体基板に前記光電変換素子、前記第１の半導体領域、前記転送ＭＯＳトランジスタ及び前記増幅ＭＯＳトランジスタを形成する工程と、前記光電変換素子、前記転送ＭＯＳトランジスタ及び前記増幅ＭＯＳトランジスタを覆って第１の層間絶縁層を形成する工程と、前記増幅ＭＯＳトランジスタのゲート電極の一部及び前記第１の半導体領域の一部を含む領域を露出させる単一のホールを前記第１の層間絶縁層に形成する工程と、前記増幅用ＭＯＳトランジスタの電極領域の少なくとも一部を含む領域を露出させるホールを前記第１の層間絶縁層に形成する工程と、前記単一のホールに第１の導電体を埋め込む工程と、前記増幅ＭＯＳトランジスタの電極領域の少なくとも一部を含む領域に対応して形成されたホールに第２の導電体を埋め込む工程と、前記第１の導電体及び前記第２の導電体を覆って第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層の、前記第２の導電体の少なくとも一部を含む領域に対応するホールを形成する工程と、前記第２の導電体の少なくとも一部を含む領域に対応して形成されたホールに第３の導電体を埋め込む工程と、前記第３の導電体上に当該第３の導電体と電気的に接続される配線を形成する工程と、を有し、前記第１の導電体を埋め込む工程と前記第２の導電体を埋め込む工程とが、同一工程で行なわれることを特徴とする。
本発明の光電変換装置の製造方法によれば、ノイズの増大を低減しつつ、光電変換素子への光の入射効率を向上した光電変換装置を提供することが可能となる。
本発明の光電変換装置は、半導体基板に配された複数の光電変換素子と複数のＭＯＳトランジスタと、半導体基板上に配された配線とを有する。この複数のＭＯＳトランジスタは、光電変換素子の電荷を第１の半導体領域に転送する転送用ＭＯＳトランジスタと、転送された電荷に基づく信号を読み出すための増幅用ＭＯＳトランジスタとを少なくとも含んでいる。そして、光電変換素子及び複数のＭＯＳトランジスタを覆って半導体基板上に配された第１の層間絶縁層及び第１の層間絶縁層に積層された第２の層間絶縁層とを有する。このような光電変換装置において、第１の層間絶縁層に配された第１のホールに埋め込まれた第１の導電体を用いて、第１の半導体領域と増幅用ＭＯＳトランジスタのゲート電極とを配線を介することなく電気的に接続している。更に、第１の半導体領域とは異なる第２の半導体領域と配線（第１の配線）とを、第２の導電体によって電気的に接続する。ここで第２の導電体は、第１の層間絶縁層に配された第２のホールに埋め込まれた第３の導電体と第２の層間絶縁層に配された第３のホールに埋め込まれた第４の導電体とが積層され電気的に接続された構造である。そして、この第３の導電体は第１の導電体と同一の工程で各ホールに埋め込まれる。
このような構成によって、配線を用いずに第１の半導体領域とゲート電極との電気的接続が可能となるため、必要な配線が減り、配線の設計自由度が向上し、光電変換素子の開口率を向上させることができる。そして、第１の導電体と第３の導電体とを同一工程にて形成することで、金属不純物の半導体領域への拡散を低減しつつ、製造工程を簡易にすることが可能となる。よって、ノイズの増大を低減しつつ、光電変換素子の開口を広げることが可能となり、ＳＮ比が向上した光電変換装置を提供することが可能となる。
また、第１の導電体と第３の導電体とを同一の高さにすることで、更に、第１の導電体及び第３の導電体の上に配される層間絶縁層の平坦化が容易となる。加えて、層間絶縁層の薄膜化が可能となるため、光電変換素子までの入射光路を短くすることが可能となり、より光電変換素子へ入射する光を増大させることが可能となる。
次に、上述した金属不純物によるノイズの発生について説明する。一般に、光電変換装置において、金属不純物が活性領域（半導体領域）に拡散すると暗電流が増加してノイズが生じ、各画素の信号のばらつきが生じてしまう。特に、光電変換素子周辺に金属不純物が拡散した場合、光電変換素子の特性を著しく低下させてしまう。金属不純物によるノイズは、画質に大きな影響を与えてしまうため、光電変換装置においては特に問題となる。
ここで、上述した第１の導電体を形成する工程において、第１の層間絶縁層に第１の導電体を形成した後に、第１の層間絶縁層にその他の領域の電気的接続部のためのホールを形成する場合を考える。この場合、ホールを形成する工程において、第１の導電体形成後の金属雰囲気の中で半導体基板が露出するため、金属が基板に拡散する場合が生じてしまう。本発明は、このような光電変換装置特有の課題に鑑みてなされたものである。
次に各領域を電気的に接続する導電体について説明する。層間絶縁層に配されたホールに配される導電体は、電気的に接続する対象に応じて２種類存在する。１つはコンタクトプラグであり、活性領域と配線などの導電体を、あるいはゲート電極と配線などの導電体を電気的に接続する。もう１つはビアプラグで、コンタクトプラグと配線を、あるいは配線同士を電気的に接続するものである。ここで、配線を介さずにプラグのみで異なる領域や部材を電気的に接続する構造をシェアードコンタクト構造とよぶ。また、異なる領域や部材を電気的に接続する際に、複数のプラグを積層して電気的に接続する構成をスタックコンタクト（スタックビア）構造とよぶ。したがって上述した第１の導電体からなる構造をシェアードコンタクト構造、第２の導電体からなる構造をスタックコンタクト（スタックビア）構造とよぶこともできる。更にホールと導電体との間にバリア膜を配しても良い。バリア膜は層間絶縁層や基板等と導電体との合金反応を抑制する、または導電体が層間絶縁層や基板等へ拡散することを抑制する目的で設けられる。同様の目的で、配線の上部もしくは下部にもバリア膜を設けてもよい。
次に光電変換素子の開口について説明する。開口とは、光電変換素子へ光の入射が可能な領域のことであり、一般に配線や遮光膜によるパターンによって規定される。開口を規定するパターンは、光電変換素子へ入射する光の外縁を決めるためのものであり、光電変換装置断面の光学シミュレーション等を行うことによりどのパターンが開口を決めているかが分かる。
以後、材料基板である半導体基板を「基板」と表現するが、以下のような材料基板が処理された場合も含む。例えば、１又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程の途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。活性領域とは、ＬＯＣＯＳ等の素子分離領域により区切られた半導体領域であり、種々の素子が形成される、もしくは素子の一部を構成する領域である。例えば、トランジスタにおけるドレイン領域やソース領域が含まれる。以下、本発明の実施の形態について、図を参照して詳細に説明する。
（光電変換装置の回路構成）
まず、本発明が適用されうるＭＯＳ型光電変換装置の回路について説明する。図６は、ＭＯＳ型光電変換装置の回路の一例を示したものである。１０１ａ及び１０１ｂは光電変換素子であり、１０２ａ及び１０２ｂは光電変換素子の電荷を転送する転送用ＭＯＳトランジスタである。本実施形態においては、光電変換素子にて生じる電荷のうち電子を信号電荷として取り扱う。また転送用ＭＯＳトランジスタはＮ型である。１０３は光電変換素子１０１ａ及び１０１ｂや、転送用ＭＯＳトランジスタのドレイン領域をリセットするためのリセット用ＭＯＳトランジスタである。また、１０４は光電変換素子に生じた電荷に基づく信号を増幅して信号線１０６へ出力する増幅用ＭＯＳトランジスタである。増幅用ＭＯＳトランジスタは、ソースフォロワ回路の一部を構成し、そのドレイン領域には電源電圧が供給されている。１０５は信号線への読み出しを制御する選択用ＭＯＳトランジスタである。これら転送用トランジスタ、リセット用トランジスタ、増幅用ＭＯＳトランジスタ、選択用ＭＯＳトランジスタを含めて読み出し用ＭＯＳトランジスタとよぶ。図６では、この読み出し用ＭＯＳトランジスタに含まれる１０３、１０４、１０５を２つの光電変換素子１０１ａ及び１０１ｂで共有している。１２４は光電変換素子が配列された光電変換領域である。
更に、クランプ容量を含んで構成されるクランプ回路１０８、列アンプ部１２０、信号保持部１２１が信号線１０６ごとに設けられている。信号保持部１２１は、容量１１２ａ及び１１２ｂとスイッチ等を含んで構成される。１２３及び１１９は、走査回路である。光電変換素子１０１ａ及び１０１ｂにて生じた信号は、走査回路１２３によって駆動される読み出しトランジスタによって、信号出力線１０６から読み出される。そして、クランプ回路１０８や信号保持部１２１を介して水平出力線１１６ａ及び１１６ｂへ出力される。水平出力線１１６ａ及び１１６ｂの信号は最終的に差動アンプ１１８から出力される。クランプ回路１０８や差動アンプ１１８にて信号からノイズ成分が除去され画像信号となる。図６において、走査回路やクランプ回路といった光電変換領域１２４以外の部分をまとめて周辺回路領域と称する。
以下、実施形態を挙げて本発明の構成を説明するが、本発明はこれら実施形態に限定されるものではなく、発明の主旨を超えない範囲で適宜変更することができる。
（第１の実施形態）
本実施形態では、光電変換素子で生じた電荷が転送される半導体領域（第１の半導体領域）と増幅用ＭＯＳトランジスタのゲート電極とを電気的に接続する第１の導電体にシェアードコンタクト構造を用いている。更に、その他のＭＯＳトランジスタと配線との電気的接続にスタックコンタクト構造を用いている。
具体的に、図１を用いて説明する。図１は、第１の実施形態の光電変換装置の画素の断面模式図である。図６の光電変換素子１０１と転送ＭＯＳトランジスタ１０２とを含んだ部分に対応する。図１において、１は基板の一主面に設けられた第１導電型の半導体領域である。この半導体領域１はウエルでも第１導電型の基板でもよい。２は第２導電型の半導体領域であり、光電変換素子を構成する。３は半導体領域２を覆う第１導電型の半導体領域である。４は光電変換素子の電荷を転送するための転送用ＭＯＳトランジスタのゲート電極であり、５は光電変換素子の電荷が転送される第２導電型の半導体領域（フローティングディフュージョン領域、以下ＦＤ領域とする）である。６は素子分離領域であり、本実施形態ではＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造である。７はソースフォロア回路を構成する増幅用ＭＯＳトランジスタのゲート電極であり、８は配線と接続される、画素内のある活性領域（半導体領域）である。配線と接続される活性領域とは、例えば、上述した読み出し用ＭＯＳトランジスタのソース領域やドレイン領域などの電極領域である。その他、ウエルに電圧を供給するためのウエルコンタクトなどがある。またゲート電極は、ＦＤ領域同士を接続する配線やゲート電極へ電圧を供給する配線と一体となっている場合も含む。
９はＦＤ領域５と増幅用ＭＯＳトランジスタのゲート電極７とを電気的に接続する第１の導電体である。第１の導電体は第１の層間絶縁層１７に配された単一のコンタクトホール（第１のホール）に配されている。第１の導電体は配線を介さずに、ゲート電極７とＦＤ領域５とを電気的に接続している。
１１及び１３は、活性領域８と配線１５とを電気的に接続するための第２の導電体である。第２の導電体は、積層され電気的に接続された第３の導電体と第４の導電体とからなる。この第３の導電体１１は第１の層間絶縁層１７に配された第２のホールに配され、第４の導電体１３は第２の層間絶縁層１８に配された第３のホールに配されている。１０、１２、１４は、導電体と層間絶縁膜との間に配されたバリア膜である。また、１６は配線１５上下部に配されたバリア膜である。そして、１７、１８、１９は配線やコンタクト等を絶縁するための、基板上に配された層間絶縁層である。
第１の導電体にて電気的に接続されるゲート電極７は素子分離領域６上に配される。この素子分離領域６はＳＴＩ構造であることが望ましい。例えば素子分離領域がＬＯＣＯＳ構造である場合、第１の導電体が配されるホールを形成する際のエッチングがＬＯＣＯＳ構造のバーズピーク部へダメージを与え、リーク電流が増大してしまう。また、ＳＴＩ構造に比べてＬＯＣＯＳ構造は基板からの高さが高いため、ホール形成時のプロセス制御が困難である。従って、素子分離領域はＳＴＩ構造であることが好ましい。ここで、素子分離領域６上に配されるゲート電極７は配線として機能していてもよい。
ここで、比較のため、増幅ＭＯＳトランジスタのゲートとＦＤ領域とを２つの導電体と、配線とを介して電気的に接続した構造について図４を用いて説明する。導電体２６及び導電体２７と配線２８とが設けられている。つまり、図１の構造に比べて配線１５と同一の層（高さ）に配線２８が余分に必要となる。この配線２８によって、配線層のレイアウトの自由度が低下し、光電変換素子の開口が狭まる場合がある。しかし、図１ではゲート電極７とＦＤ領域５とを電気的に接続する際の配線が不要であるため、配線層のレイアウトの自由度が向上し、光電変換素子の開口を広げることが可能となる。また、第２の層間絶縁層上の、第１の導電体の直上領域の一部の所望の領域に配線を配することが可能となる。これによって、ＦＤ領域５を遮光することも容易となる。
さらに、開口率の向上について説明する。図５（ａ）に、増幅用ＭＯＳトランジスタのゲート電極とを電気的に接続する第１の導電体にシェアードコンタクト構造を用いた光電変換装置の平面レイアウトを示す。符号は、図６に対応しており、説明を省略する。第１の導電体９によって、ＦＤ領域と増幅用ＭＯＳトランジスタ１０４のゲート電極とが電気的に接続されている。１０６は信号出力線と１０７は電源線である。ここで、１３０は電源と電気的に接続される活性領域である。
比較のため、図５（ｂ）に、例えば図４の構成のような、増幅用ＭＯＳトランジスタのゲート電極とを電気的に接続する第１の導電体を用いていない光電変換装置の平面レイアウトを示す。符号は同じく図６及び図５（ａ）と対応している。図５（ｂ）は、信号出力線１０６と電源線１０７とＦＤ領域とゲート電極とを電気的に接続するための配線１３３を有しており、図５（ａ）に比べて１画素あたりの配線数が多い。
よって、本実施形態の構成とすることによって、配線層のレイアウトの自由度が向上し、光電変換素子の開口を広げることが可能となる。また、ＦＤ領域上に配線（第３の配線）が配されることによって、ＦＤ領域への光の混入を低減することが可能となる。この配線を、ＭＯＳトランジスタのゲート電極に電気的に接続される駆動線ではなく、信号出力線１０６や電源線１０７とする場合には、更に配線の電位変動によるＦＤ領域へのノイズを低減することが可能となる。
次に、増幅ＭＯＳトランジスタのゲートとＦＤ領域との接続以外の箇所の電気的接続構造について説明する。画素内の活性領域８には、上部の配線と電気的な接続を行うための第２の導電体が設けられている。
この第２の導電体は、１つの導電体から形成することもできる。具体的には、第１の層間絶縁層と第２の層間絶縁層とを積層したのち、第１の層間絶縁層と第２の層間絶縁層とを貫通するようにホールを形成し、導電体を埋め込む方法である。しかし、上述したようにそのホール形成時に活性領域８へ金属不純物が拡散してしまう可能性がある。そのため、本実施形態においては、基板側の第３の導電体１１と第１の導電体９とを、同一工程で形成した後に、第３の導電体上に第４の導電体１３を積層した構造としている。これによって、半導体領域への金属不純物の混入が低減され、よりノイズの少ない光電変換装置を提供することが可能となる。
また、第３の導電体と第１の導電体とがほぼ同一の高さになっていることで、それら導電体上に配される第２の層間絶縁層の平坦化が容易となり、層間絶縁層の薄膜化が可能となる。また、光電変換素子までの入射光路を短くすることが可能となる。
（光電変換装置の製造方法）
次に、図２を用いて光電変換装置の製造方法の一例を説明する。符号は図１と対応している。
まず、第１導電型の半導体領域１に、素子分離領域６や第２導電型の半導体領域３やＦＤ領域５等を形成する。次に、半導体基板上に、例えばポリシリコンからなるゲート電極４及び７等を形成し、半導体基板に光電変換素子とＭＯＳトランジスタとが形成された状態とする。その後、シリコン酸化膜からなる第１の層間絶縁層１７を形成し、図２（ａ）の構成を形成する。
図２（ｂ）に示すように、第１の層間絶縁層１７上に塗布したフォトレジストをパターニングし、レジストパターン２０を形成する。レジストパターン２０をマスクとして、第１の層間絶縁層１７に第１の導電体のためのホール２１及び第３の導電体のためのホール２２をエッチングにて形成する。ホール２１は図２（ｂ）から明らかなように増幅ＭＯＳトランジスタのゲート電極の一部及びＦＤ領域の一部を含む領域に対応する単一のホールである。またホール２２は、上述したように読出しトランジスタの電極領域であるソースもしくはドレイン領域の少なくとも一部に対応する領域に形成する。各電極領域の全領域を覆う形状であっていてもよいし、その一部の領域のみに対応した形状であってもよい。読出しトランジスタとしてはたとえば増幅ＭＯＳトランジスタである。
レジストパターン２０を除去した後、バリア膜１０及び１１を形成するための膜を形成する。さらに、第１の導電体９及び第３の導電体１１を形成するための金属膜（タングステン膜）を成膜する。タングステン膜は、例えばＷＦ６ガスを用いるＣＶＤ法によって形成される。導電体がタングステンの場合におけるバリア膜は、例えばＴｉやＴｉＮからなる。バリア膜は単層でも積層でもよい。バリア膜と金属膜とを同時にエッチバックすることによって、バリア膜１０及び１１を有する第１の導電体９及び第３の導電体１１が形成される。この工程では、エッチバックの他にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてもよい。このような工程により第１の導電体と第３の導電体の高さを同一にすることが可能となる。その後、第１の導電体９、第３の導電体１１及び第１の層間絶縁層を覆って第２の層間絶縁層１８を形成し、図２（ｃ）の構成となる。
次に第２の層間絶縁層１８上に再びレジストパターン形成し、レジストパターンをマスクとして第４の導電体用のホールを形成する。このホールは、前記第２の導電体の少なくとも一部に対応する領域に形成される。図２（Ｃ）と同様の工程によって、第４の導電体１３及びバリア膜１４を形成する（図２（ｄ））。
その後、配線を形成する。まず、バリア膜と配線用金属膜とバリア膜とを、この順に成膜して、パターニングすることで、配線１５及びそのバリア膜１６を形成する。第４の導電体１３と配線１５は電気的に接続されている。そして、第３の層間絶縁層１９を形成し図１の構成となる。配線層の金属膜にはアルミニウムを用いているが、銅であってもよい。
ここで、第１の導電体及び第２の導電体の形状について図８を用いて説明する。図８（ａ）は、導電体の底面形状を説明するための模式的な平面図である。３０はゲート電極、３１は活性領域を示す。２９はホールの底面の形状を示し、活性領域３１とゲート電極３０に配されている。図８（ａ）及び図８（ｂ）において、このコンタクトは概ね矩形であり、ある辺の長さをＸ１とし、その直行する他辺の長さをＹ１である。その他に、楕円形状である場合もある。Ｘ１とＹ１は同等の長さである。図８（ｂ）は、図１の第１の導電体からなる構造（シェアードコンタクト構造）のホールの底面３２を示した模式的な平面図である。符号は図８（ａ）と対応している。ホールの底面３２も概ね矩形である。また、楕円形状であってもよい。ゲート電極３０と活性領域３１とをまたぐ辺の長さをＹ２とし、他辺の長さをＸ２とする。Ｘ２に比べてＹ２は長い。ここで、Ｘ２はＸ１よりも長いことが好ましい。このように長さを規定することにより導電性の低下を抑制することが可能となり、接続不良を低減することが可能となる。
本実施形態においては、第１の層間絶縁層１７に配された開口に配される第１の導電体９と第３の導電体等を同時に形成することによって、金属不純物の基板への拡散を低減することが可能となる。よって、ノイズの少ない高品質な光電変換装置を提供することが可能となる。
また、本実施形態においては、第２の導電体は活性領域８と配線層とを電気的に接続している。
更に、この第２の導電体の構造は、増幅用ＭＯＳトランジスタとは異なるＭＯＳトランジスタのゲート電極と配線（第２の配線）との電気的接続にも適用可能なものである。ここで、ＭＯＳトランジスタのゲート電極と第２の配線とを電気的に接続する構造を第５の導電体とする。第５の導電体は、第１の層間絶縁層に配された第４のホールに配された第６の導電体と第２の層間絶縁層に配された第５のホールに配された第７の導電体とが積層され電気的に接続された構成である。ここで、第６の導電体も第１の導電体と同時に形成することによって、金属不純物の基板への拡散を低減することが出来る。
（第２の実施形態）
図３に本実施形態の構成を示す。図３における符号は、図１と対応している。本実施形態の特徴は、第２の導電体が有するバリア膜の構造である。第３の導電体１１と活性領域８の間にはバリア膜２４−１及び２４−２が設けられ、第４の導電体１３と第３の導電体の間にはバリア膜２５が設けられている。これは第１の導電体及び第３の導電体を配する工程の前に、ホールに２層のバリア膜を形成する工程を有し、第４の導電体を配する工程の前に、ホールに単層のバリア膜を形成する工程を追加することにより形成できる。例えば、導電体としてタングステンを用いる場合、第１の導電体９や第３の導電体１１のバリア膜をＴｉ膜とＴｉＮ膜との２層構造とし、第４の導電体１３のバリア膜はＴｉＮ膜の単層とする。この構成によって、第２の導電体のような構造を有する光電変換装置の歩留を向上させることが可能となる。
第２の導電体のような構造の場合、下層の第３の導電体１１のバリア膜は、Ｓｉとの密着性を有するＴｉ膜２４−１とＷＦ６耐性を有するＴｉＮ膜２４−２との２層構造にする。このような構成によって、バリア膜の信頼性が向上し、タングステンの拡散を低減することが可能となる。しかし、上層の第４の導電体１３においては、ＷＦ６耐性を有するＴｉＮ膜のみとする。この場合、Ｔｉ膜とＴｉＮ膜との２層構造の場合に比べて、厚いＴｉＮ膜を配することが可能となるため、被覆率が向上し、タングステンの異常成長やバリア膜の侵食を低減することが可能となる。
ここで、タングステンの異常成長及びバリア膜の侵食について更に詳細に説明する。上層の第４の導電体１３用のコンタクトホールを第２の層間絶縁層１８に形成する際に、そのホールの中心が第３の導電体１１の中心とずれてしまう場合がある。このとき、バリア膜に被覆不足の部分が生じやすくなる。よって、上層のバリア膜もＴｉ膜とＴｉＮ膜との積層構造にすると、ＴｉＮ膜の被覆が不十分となり、ＷＦ６耐性が不十分となってしまう。そして、Ｔｉのバリア膜がＷＦ６によって侵食される場合やタングステンが異常に成長してしまう場合がある。よって、上層のバリア膜にはＷＦ６耐性に優れたＴｉＮ膜の単層構造とすることが好ましい。この構成によって、複数層を設ける場合に比べて、より厚くＴｉＮを設けることが可能となり、バリア膜の侵食やタングステンの異常成長の発生を低減することが可能となる。したがって、積層構造のコンタクトを有する光電変換装置の歩留を向上させることが可能となる。なお、ＷＦ６に対して反応性が低い材料としては、ＴａＮ、ＷＳｉ、ＷＮ等があげられる。
（第３の実施形態）
本実施形態では、第１の導電体（シェアードコンタクト構造）の、増幅ＭＯＳトランジスタのゲート電極の直上領域の一部に配されている領域の長さと、第１の導電体の、活性領域の直上領域の一部に配されている領域の長さとの比を規定している。この長さ規定について図９及び図１０を用いて述べる。
図９は図５Ａにおいて第１の導電体９が配された部分を拡大し、第１の導電体の底面を示した平面図である。符号は図１と対応している。図９において３０１、３０３は配線を示している。これらは図５Ａにおける信号線１０６や電源線１０７に対応している。第１の導電体９は、増幅ＭＯＳトランジスタのゲート電極の直上領域の一部に配される第１の領域と、ＦＤ領域５の直上領域の一部に配される第２の領域とを有している。図９では、第１及び第２の領域の、これらの領域の境界線に交差する方向に平行な長さを、それぞれＺ１、Ｚ２としている。Ｚ１，Ｚ２は、第１の導電体の平面形状における長手方向の長さである。
ここで、第１の導電体は上面視において、ゲート電極７とＦＤ領域５との境界線に交差する方向に長辺を有する略長方形形状である。第１の導電体の短辺は、ゲート電極７とＦＤ領域５との境界線に略平行である。このような関係にすることによりデザインルールにおいてラインアンドスペースの配置が厳しい箇所でも、ゲート電極７とＦＤ領域５に対して十分な接触面積を確保することができる。なお、上面視における第１の導電体の形状は楕円形などであってもよい。
図１０は、図９にて示した第１導電体の第１の領域と第２の領域の長さの比とコンタクト抵抗との関係を示す図である。Ｚ２／Ｚ１は、第１導電体の第１の領域と第２の領域の長さの比であり、言い換えれば第２の領域と第１の領域の面積の割合である。図１０のＺ２／Ｚ１は、Ｚ１を一定値としたときのＺ２の変化を示している。具体的には、例えばＺ１＝０．２８と固定しＺ２の値を変えた場合の接触抵抗の変化を示している。図１０に示すように、Ｚ２／Ｚ１が０．６以上では、Ｚ２／Ｚ１の増加とともにコンタクト抵抗が線形的に減少していることが分かる。すなわち、第１の導電体のＦＤ領域５への接触面積に対して第１の導電体とゲート電極７との接触面積が増加するとともに、コンタクト抵抗が線形的に減少している。
一方、Ｚ２／Ｚ１が０．６未満では、Ｚ２／Ｚ１の減少とともに接触抵抗が急激に増加していることが分かる。すなわち、第１の導電体のＦＤ領域５への接触面積に対して第１の導電体とゲート電極７との接触面積が減少するとともに、接触抵抗が急激に増加している。
光電変換装置では、二次元に配置された画素の情報により、画像を形成する。従って、各画素の特性が一様であることが望まれる。しかしながら、製造時のばらつき等によって、各画素における第１の導電体の底面の寸法にはばらつきが生じる場合がある。つまり、Ｚ２／Ｚ１を０．６未満にした場合、少しの製造ばらつきであってもコンタクト抵抗では大きなばらつきとなってしまう。例え一様な光量が全画素に照射されたとしても、第１の導電体の接触抵抗に大きなばらつきがある場合、増幅用ＭＯＳトランジスタのゲート電極へ印加される電圧がばらついてしまう。よって、画素ごとの出力にもばらつきが生じ、得られる画像にざらつきをもたらすことがある。これに対して、Ｚ２／Ｚ１が０．６以上であれば、製造時に同様のばらつきが生じたとしても接触抵抗のばらつきが小さいため、画素ごとの出力ばらつきを低減することが可能である。
また、Ｚ２／Ｚ１が１未満であれば、製造時の位置ずれによって第１の導電体がゲート電極７を越えて形成されてしまう場合を抑制することが可能となる。第１の導電体がゲート電極７の幅を越えてしまうと他の素子の活性領域と接触してしまう可能性が高まるため望ましくなく、設計時にマージンを考慮しなくてはならないため微細化が困難となってしまう。従って、Ｚ２／Ｚ１を０．６以上１未満とすることが望ましい。更に、導電体製造時のリソグラフィ工程でのゲート電極に対するアライメントマージンやパターニングのサイズマージンを考えた場合、Ｚ２／Ｚ１が０．７以上であることが好ましい。これによって接触抵抗を安定にしつつ、プロセスでの制御が容易となる。
以上、本実施形態に示した第１の導電体の構造によって、電気特性を低下させずに微細化が可能となる。
（第４の実施形態）
図１１を用いて本実施形態の光電変換装置の構成を説明する。図１１では図１の構成に対して、更に反射防止膜１１０１が設けられている。また、第３の導電体１１上に配線１１０２が配され、その同じ層に配線１１０３が配されている。反射防止膜１１０１をホール形成時のエッチングストップ膜として用いることが可能となり、制御よくホールを形成することが可能となる。また、第３の導電体１１上の層に配線１１０２や配線１１０３が配されることによって、低背化が可能となる。
また、ゲート電極７は反射防止膜１１０１からなるサイドウォール１１０４を有している。このとき、第１の導電体の底面の大きさにおいて、サイドウォール１１０４と接続する領域の長さは前述のＺ１に含んでよい。
（撮像システムへの応用）
図７は、上述の実施形態にて説明した光電変換装置を、撮像システムの一例であるビデオカメラへ適用した場合のブロック図である。他の撮像システムとしてデジタルスチルカメラ等があげられる。以下、図７を元に詳細に説明する。
７０１は、撮影レンズであり、焦点調節を行うためのフォーカスレンズ７０１Ａ、ズーム動作を行うズームレンズ７０１Ｂ、結像用のレンズ７０１Ｃを備える。光学系は撮像レンズ７０１と絞り及びシャッタ７０２を有する。７０３は光電変換装置である。この光電変換装置７０３は、各実施形態にて説明した光電変換装置を用いている。７０４は光電変換装置７０３からの出力信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
７０５は、サンプルホールド回路７０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙ及びクロマ信号Ｃを出力するプロセス回路である。プロセス回路７０５から出力されたクロマ信号Ｃは、色信号補正回路７２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路７０５から出力された輝度信号Ｙと、色信号補正回路７２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）７２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。このプロセス回路７０５等を、信号処理回路とする。
次いで、７０６はアイリス制御回路で有り、サンプルホールド回路７０４から供給される映像信号に基づいてアイリス駆動回路７０７を制御する。そしてし、映像信号のレベルが所定レベルの一定値となるように、絞り７０２の開口量を制御すべくｉｇメータ７０８を自動制御するものである。
７１３及び７１４は、サンプルホールド回路７０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出するバンドパスフィルタ（ＢＰＦ）である。それぞれ異なる帯域制限である第１のバンドパスフィルタ７１３（ＢＰＦ１）及び第２のバンドパスフィルタ７１４（ＢＰＦ２）から出力された信号は、ゲート回路７１５において、フォーカスゲート枠で保持される。そして、ピーク検出回路７１６でピーク値が検出されてホールドされる。それと共に、論理制御回路７１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
また、７１８はフォーカスレンズ７０１Ａの移動位置を検出するフォーカスエンコーダ、７１９はズームレンズ７０１Ｂの合焦を検出するズームエンコーダ、７２０は絞り７０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路７１７へと供給される。
その論理制御回路７１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ７１３、７１４より供給された高周波成分のピーク値情報を取り込む。その後、高周波成分のピーク値が最大となる位置へとフォーカスレンズ７０１Ａを駆動する。そのために、フォーカス駆動回路７０９にフォーカスモーター７１０の回転方向、回転速度、回転もしくは停止等の制御信号を供給し、これを制御する。
ズーム駆動回路７１１は、ズームが指示されると、ズームモーター７１２を回転させる。ズームモーター７１２が回転すると、ズームレンズ７０１Ｂが移動し、ズームが行われる。
このような撮像システムに、光電変換素子への入射光量が増加し、ノイズの少ない本発明の光電変換装置を用いることによって、ＳＮ比のよい撮像システムを提供することが可能となる。
以上、本発明によれば、より高品質な光電変換装置及び撮像システムを提供することが可能となる。また、材料や製造方法は各実施形態に限られるものではなく、半導体基板の導電型や画素の構成、配線レイアウト、あるいは第２の導電体の積層数等は適宜設定されるものである。
第１の実施形態の光電変換装置の断面模式図 光電変換装置の製造工程を示す模式図 第２の実施形態の光電変換装置の断面模式図 比較のための光電変換装置の断面模式図 （ａ）光電変換装置の平面レイアウト図（ｂ）比較のための光電変換装置の平面レイアウト図 光電変換装置の回路の一例 撮像システムの一例のブロック図 ＭＯＳトランジスタの平面レイアウト図 第１の導電体に関する平面レイアウト図 コンタクト抵抗に関する図 第４の実施形態の光電変換装置の断面模式図
符号の説明
１、３ 第１導電型の半導体領域
２、５ 第２導電型の半導体領域
４ 転送用ＭＯＳトランジスタのゲート電極
６ 素子分離領域
７ 増幅用ＭＯＳトランジスタのゲート電極
８ ＭＯＳトランジスタのソースもしくはドレイン領域
９、１１、１３ 導電体
１０、１２、１４ バリア膜
１５ 配線
１６ バリア膜
１７、１８、１９ 層間絶縁層

Claims (12)

  1. 光電変換素子と、
    前記光電変換素子の電荷を第１の半導体領域に転送する転送用ＭＯＳトランジスタと、前記転送された電荷に基づく信号を読み出すための増幅用ＭＯＳトランジスタとを含む複数のＭＯＳトランジスタと、が半導体基板に配され、
    複数の配線を含む配線層と、
    前記光電変換素子及び前記複数のＭＯＳトランジスタを覆って配された第１の層間絶縁層と前記第１の層間絶縁層上に積層された第２の層間絶縁層とを含む複数の層間絶縁層と、が半導体基板上に配された光電変換装置の製造方法において、
    前記光電変換装置は、前記第１の層間絶縁層に配された第１のホールに配され、前記第１の半導体領域と前記増幅用ＭＯＳトランジスタのゲート電極とを前記配線層に含まれる複数の配線を介さずに電気的に接続する第１の導電体と、
    前記第１の半導体領域とは異なる第２の半導体領域と前記配線層に含まれる第１の配線とを電気的に接続する第２の導電体と、を有し、
    前記第２の導電体は、前記第１の層間絶縁層に配された第２のホールに配された第３の導電体と、前記第２の層間絶縁層に配された第３のホールに配された第４の導電体とが、積層され電気的に接続された構成であり、
    前記第１のホールに前記第１の導電体を配する工程と、前記第２のホールに前記第３の導電体を配する工程とが同一工程であることを特徴とする光電変換装置の製造方法。
  2. 前記第１の導電体と前記第３の導電体とが同一の高さであることを特徴とする請求項１に記載の光電変換装置の製造方法。
  3. 更に、前記複数のＭＯＳトランジスタに含まれる前記増幅用ＭＯＳトランジスタとは異なるＭＯＳトランジスタのゲート電極と前記配線層に含まれる第２の配線とを電気的に接続する第５の導電体を有し、
    当該第５の導電体は、前記第１の層間絶縁層に配された第４のホールに配された第６の導電体と前記第２の層間絶縁層に配された第５のホールに配された第７の導電体とが積層され電気的に接続された構成であり、
    前記第１のホールに前記第１の導電体を配する工程と前記第４のホールに前記第６の導電体を配する工程とが同一工程であることを特徴とする請求項１あるいは２に記載の光電変換装置の製造方法。
  4. 前記第２の半導体領域は、前記複数のＭＯＳトランジスタの電極領域のいずれかであることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置の製造方法。
  5. 前記第１のホールに前記第１の導電体を配する工程及び前記第２のホールに前記第３の導電体を配する工程の前に、前記第１のホール及び第２のホールに２層のバリア膜を形成する工程を有し、
    前記第３のホールに前記第４の導電体を配する工程の前に、前記第３のホールに単層のバリア膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置の製造方法。
  6. 前記第１の導電体と前記第３の導電体と前記第４の導電体はタングステンからなり、
    前記単層のバリア膜は、ＴｉＮ、ＴａＮ、ＷＳｉ、ＷＮのいずれかからなることを特徴とする請求項５に記載の光電変換装置の製造方法。
  7. 前記配線層に含まれる第３の配線が、前記第２の層間絶縁層の上であって、前記第１の導電体の直上の領域の少なくとも一部に配されていることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置の製造方法。
  8. 前記第３の配線は前記増幅用ＭＯＳトランジスタへ電源電圧を供給する電源線あるいは前記増幅用ＭＯＳトランジスタから前記信号が出力される信号線であることを特徴とする請求項７に記載の光電変換装置の製造方法。
  9. 前記第１の導電体は、前記第１の半導体領域の直上の領域の一部に配された第１の領域と、前記増幅用ＭＯＳトランジスタのゲート電極の直上の領域の一部に配された第２の領域とを有し、
    前記第１の領域と前記第２の領域との境界線に交差する方向における、前記第２の領域の前記第１の領域に対する長さの比は０．６以上１未満となるように、前記第１のホールを形成することを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置の製造方法。
  10. 前記比が０．７以上であることを特徴とする請求項９に記載の光電変換装置の製造方法。
  11. 前記ゲート電極の一部は素子分離領域の上部に配されており、前記素子分離領域はＳＴＩであることを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置の製造方法。
  12. 半導体基板に配される複数の光電変換素子と、
    前記光電変換素子の電荷を第１の半導体領域に転送する転送ＭＯＳトランジスタと、前記転送された電荷に基づく信号を読み出すための増幅用ＭＯＳトランジスタと、を有する光電変換装置の製造方法であって、
    前記半導体基板に前記光電変換素子、前記第１の半導体領域、前記転送ＭＯＳトランジスタ及び前記増幅ＭＯＳトランジスタを形成する工程と、
    前記光電変換素子、前記転送ＭＯＳトランジスタ及び前記増幅ＭＯＳトランジスタを覆って第１の層間絶縁層を形成する工程と、
    前記増幅ＭＯＳトランジスタのゲート電極の一部及び前記第１の半導体領域の一部を含む領域を露出させる単一のホールを前記第１の層間絶縁層に形成する工程と、
    前記増幅用ＭＯＳトランジスタの電極領域の少なくとも一部を含む領域を露出させるホールを前記第１の層間絶縁層に形成する工程と、
    前記単一のホールに第１の導電体を埋め込む工程と、
    前記増幅ＭＯＳトランジスタの電極領域の少なくとも一部を含む領域に対応して形成されたホールに第２の導電体を埋め込む工程と、
    前記第１の導電体及び前記第２の導電体を覆って第２の層間絶縁層を形成する工程と、
    前記第２の層間絶縁層の、前記第２の導電体の少なくとも一部を含む領域に対応するホールを形成する工程と、
    前記第２の導電体の少なくとも一部を含む領域に対応して形成されたホールに第３の導電体を埋め込む工程と、
    前記第３の導電体上に当該第３の導電体と電気的に接続される配線を形成する工程と、を有し、
    前記第１の導電体を埋め込む工程と前記第２の導電体を埋め込む工程とが、同一工程で行なわれることを特徴とする光電変換装置の製造方法。
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