JP2003197889A

JP2003197889A - Ｍｏｓ型固体撮像装置およびその製造方法

Info

Publication number: JP2003197889A
Application number: JP2001392455A
Authority: JP
Inventors: Shinya Watanabe; 慎也渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-12-25
Filing date: 2001-12-25
Publication date: 2003-07-11
Anticipated expiration: 2021-12-25
Also published as: JP4284908B2

Abstract

(57)【要約】【課題】簡単な工程および構成により、受光部の高画
質化と周辺回路部の性能向上とを両立させることのでき
るＭＯＳ型固体撮像装置を提供する。【解決手段】同一の基板１１上に受光部１０Ａと周
辺回路部１０Ｂを形成する。受光部１０Ａの第１のＭＯ
ＳＦＥＴ２０Ａのゲート電極１７Ａは多結晶シリコンの
単層構造である。周辺回路部１０Ｂの第２のＭＯＳＦＥ
Ｔ３０Ｂのゲート電極１７Ｂは、多結晶シリコンよりな
る第１の層１７Ｂ１と、例えばタングステンよりなる第
２の層１７Ｂ２との積層構造である。受光部１０Ａおよ
び周辺回路部１０Ｂは絶縁膜２２Ａにより覆われ、絶縁
膜２２Ａには接続孔２３内に導電性接続層２５が設けら
れている。第２の層１７Ｂ２と導電性接続層２５とは同
一の材料により構成されている。第２の層１７Ｂ２は、
絶縁膜２２Ａの第１の層１７Ｂ１に対応する位置に設け
られた開口部２３Ｂ内に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオカメラ、ス
チルカメラ、監視カメラおよび車載カメラなどの画像入
力装置、または、携帯電話などのモバイル機器に搭載さ
れるカメラ機能として好適なＭＯＳ型固体撮像装置およ
びその製造方法に係り、特に、信号処理回路などの周辺
回路と受光部とを同一の半導体基板上に混載するととも
に周辺回路をＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果ト
ランジスタ）を用いて構成したＣＭＯＳイメージセンサ
などのＭＯＳ型固体撮像装置およびその製造方法に関す
る。

【０００２】

【従来の技術】従来より、民生用のデジタルスチルカメ
ラまたは携帯電話等に用いる固体撮像装置として、ＣＣ
Ｄ（Charge Coupled Device ；電荷結合デバイス）を用
いたＣＣＤイメージセンサ、ＭＯＳ型固体撮像装置など
が開発されている。ＭＯＳ型固体撮像装置は、フォトダ
イオードなどの光電変換素子にスイッチング素子として
ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を接続し
たものである。このような固体撮像装置においては、近
年、携帯性の面で小型化，軽量化，低消費電力化に関す
る要求が高まっており、これに応えるべく、従来、別チ
ップで形成されていた信号処理回路や駆動回路などの付
加機能装置を、周辺回路としてオンチップ（On chip ）
化する技術の開発が進められている。

【０００３】この技術開発で注目を集めているのがＣＭ
ＯＳイメージセンサ（相補型ＭＯＳイメージセンサ）で
ある（IEEE Trans. On Electron Devices, 44, 10 pp16
89-1698 ）。ＣＭＯＳイメージセンサは、被写体の光情
報を検出しデジタル信号として出力する受光部と、信号
処理回路，駆動回路などの周辺回路とをオンチップ化
し、通常のＣＭＯＳＬＳＩ（Large Scale Integrated
Circuit）プロセス技術を用いて製造したＭＯＳ型固体
撮像装置である。ＣＭＯＳイメージセンサでは、周辺回
路部はＭＯＳＦＥＴにより構成され、汎用ＤＲＡＭ（Dy
namic Random Access Memory），ロジック／ＤＲＡＭ混
載デバイスなどのプロセスをそのまま流用して作製する
ことが可能である。また、オンチップ化により、ビデオ
カメラ，デジタルスチルカメラ等において部品点数の削
減による小型化、軽量化および低コスト化が実現され
る。さらに、周辺回路がＣＭＯＳ構成であることから低
消費電力化も可能で、最近では携帯電話などモバイル機
器への搭載に向けて開発が行われている。

【０００４】従来、ＣＭＯＳイメージセンサの製造プロ
セスは、例えば、図２４および図２５に示したように行
われている。このＣＭＯＳイメージセンサ１１０は、例
えばロジック／ＤＲＡＭ混載デバイスで用いられている
ゲート電極構造および作製方法をＣＭＯＳイメージセン
サに流用して製造した場合の例であり、受光部１１０Ａ
および周辺回路部１１０Ｂともにゲート電極を多結晶シ
リコン（Ｓｉ）およびタングステンシリサイド（ＷＳ
ｉ）の積層構造とし、ＲＩＥ（Reactive Ion Etching；
反応性イオンエッチング）により形成している。なお、
図２４および図２５において、二点鎖線の左側は受光部
１１０Ａ、右側は周辺回路部１１０Ｂを表している。

【０００５】まず、例えばｎ型シリコン（Ｓｉ）よりな
る基板１１１に例えばＬＯＣＯＳ（Local Oxidation of
Silicon）技術により、例えば熱酸化シリコンよりなる
例えば厚さ２００ｎｍの素子分離膜１１２を形成する。
なお、ＬＯＣＯＳの代わりにＳＴＩ（Shallow Trench I
solation）などの分離方法を用いてもよい。その後、図
２４（Ａ）に示したように、ウェル領域１１３を形成
し、ゲート絶縁膜１１４を形成する。

【０００６】次いで、例えば厚さ１００ｎｍの多結晶シ
リコン膜１１５および例えば厚さ１００ｎｍの高温タン
グステンシリサイド膜１１６を順に成膜し、さらに図示
しないフォトレジスト層を形成し、このフォトレジスト
層をゲート電極１１７のパターンに従って選択的に除去
し、その後、パターニングされたフォトレジスト層をマ
スクとして、例えばＲＩＥにより高温タングステンシリ
サイド膜１１６，多結晶シリコン膜１１５およびゲート
絶縁膜１１４を選択的に除去し、ゲート電極１１７を形
成する。その後、不純物の選択的注入により、図２４
（Ｂ）に示したように、不純物領域１１８を形成する。
これにより、受光部１１０Ａにはフォトダイオード１１
９およびこのフォトダイオード１１９のスイッチング素
子としてのＭＯＳＦＥＴ１２０Ａを形成するとともに、
周辺回路部１１０Ｂを構成するＭＯＳＦＥＴ１２０Ｂを
形成する。フォトダイオード１１９はＭＯＳＦＥＴ１２
０Ａのソースを兼ねる。不純物領域１１８に注入される
不純物は、ＮＭＯＳＦＥＴの形成には例えばヒ素（Ａ
ｓ）、ＰＭＯＳＦＥＴの形成には例えばホウ素（Ｂ）ま
たは二フッ化ホウ素（ＢＦ₂）などを用いる。

【０００７】さらに、例えばＣＶＤ（Chemical Vapor D
eposition ；化学気相成長）法により、基板１１１の全
面を被覆するように、例えば厚さ５０ｎｍのシリコン窒
化膜１２１を形成する。シリコン窒化膜１２１の形成
は、例えば、ＳｉＨ₂Ｃｌ₂を流量５０ｓｃｃｍ、ＮＨ
₃を流量２００ｓｃｃｍ，Ｎ₂を流量２００ｓｃｃｍで
供給し、圧力７０ＰａのＳｉＨ₂Ｃｌ₂とＮＨ₃とＮ₂
との混合雰囲気とし、基板温度７６０℃にて行う。

【０００８】続いて、例えば厚さ１０００ｎｍのＢＰＳ
Ｇ（Boro-Phospho Silicate Glassfilm）よりなる層間
絶縁膜１２２を例えばＣＶＤ法により成膜する。層間絶
縁膜１２２の形成は、例えば、Ｏ₃流量７２０ｍｇ／
分、リン（Ｐ）流量１２０ｍｇ／分、ホウ素流量９０ｍ
ｇ／分、常圧、５２０℃にて行う。その後、例えばＮ₂
雰囲気中において８５０℃で１０分間リフロー処理を行
い、さらにＣＭＰ（Chemical Mechanical Polishing ；
化学機械研磨）により例えば４００ｎｍ研磨し、図２５
（Ａ）に示したように、層間絶縁膜１２２の表面を平坦
化する。

【０００９】次いで、図示しないフォトレジスト層を形
成し、このフォトレジスト層を接続孔（コンタクト）１
２３のパターンに従って選択的に除去する。パターニン
グされたフォトレジスト層をマスクとして、例えばマグ
ネトロンＲＩＥ装置を用いたコンタクトＲＩＥにより、
層間絶縁膜１２２およびシリコン窒化膜１２１を順次エ
ッチング除去する。層間絶縁膜１２２のエッチングは、
例えば、Ｃ₄Ｆ₈を流量８ｓｃｃｍ、ＣＯを流量５０ｓ
ｃｃｍ、Ａｒを流量３００ｓｃｃｍ、Ｏ₂を流量５ｓｃ
ｃｍで供給し、圧力６．２ＰａのＣ₄Ｆ₈とＣＯとＡｒ
とＯ₂との混合雰囲気とし、ＲＦ電源により１７００Ｗ
の出力にて電圧を印加し、オーバーエッチ率３０％にて
行う。続いて、シリコン窒化膜１２１のエッチングは、
例えば、ＣＨＦ₃を流量４０ｓｃｃｍ、ＣＯを流量１６
０ｓｃｃｍ、Ｏ₂を流量１４ｓｃｃｍで供給し、圧力
６．２ＰａのＣＨＦ₃とＣＯとＯ₂との混合雰囲気と
し、ＲＦ電源により１７００Ｗの出力にて電圧を印加
し、オーバーエッチ率５０％にて行う。こうして、直径
０．５５μｍの円柱形の接続孔１２３を形成する。

【００１０】その後、フォトレジスト層を除去し、接続
孔１２３の内面に金属よりなる密着層１２４を例えばス
パッタ法により成膜する。密着層１２４は、例えば、以
下のようにして形成する。まず、例えば、Ａｒを流量３
５ｓｃｃｍで供給し、圧力０．５２ＰａのＡｒ雰囲気と
し、投入電力８ｋＷ、３００℃にて、例えば厚さ３０ｎ
ｍのチタン（Ｔｉ）層を形成する。次に、例えば、Ｎ₂
を流量４２ｓｃｃｍ、Ａｒを流量２１ｓｃｃｍで供給
し、圧力０．７８ＰａのＮ₂とＡｒとの混合雰囲気と
し、投入電力６ｋＷ、３００℃で、例えば厚さ７０ｎｍ
の窒化チタン（ＴｉＮ）層を形成する。チタン層および
窒化チタン層を形成した後、例えばＮ₂雰囲気中で、６
５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で３０秒間
ランプアニール処理を行う。

【００１１】その後、図２５（Ｂ）に示したように、内
面に密着層１２４が形成された接続孔１２３内に、例え
ばタングステン（Ｗ）よりなる接続プラグ１２５を形成
する。まず、例えば厚さ６００ｎｍのタングステン層を
例えば非選択ＣＶＤ（ブランケットＣＶＤ）法により成
膜する。成膜条件は、例えば、ＷＦ₆を流量４０ｓｃｃ
ｍ、Ｈ₂を流量は４００ｓｃｃｍ、Ａｒを流量２２５０
ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ₆とＨ₂
とＡｒとの混合雰囲気、成膜温度４５０℃とする。最後
に、例えばマグネトロンＲＩＥ装置を用いたＲＩＥによ
り、タングステン層の全面エッチバックを行う。

【００１２】このエッチバック工程は、接続プラグ１２
５となるタングステン層のエッチングを行う第１ステッ
プ、密着層１２４をエッチングする第２ステップ、およ
びオーバエッチングを行う第３ステップにより行われ
る。第１ステップのタングステン層のエッチングは、Ｓ
Ｆ₆を流量１１０ｓｃｃｍ、Ａｒを流量９０ｓｃｃｍ、
Ｈｅを流量５ｓｃｃｍで供給し、圧力４５．５ＰａのＳ
Ｆ₆とＡｒとＨｅとの混合雰囲気とし、ＲＦ電源により
出力２７５Ｗで行う。第２ステップの密着層１２４のエ
ッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ₂を流量５
ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ₂との
混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行う。
第３ステップのオーバーエッチングは、ＳＦ₆を流量２
０ｓｃｃｍ、Ａｒを流量１０ｓｃｃｍ、Ｈｅを流量１ｓ
ｃｃｍで供給し、圧力３２．５ＰａのＳＦ₆とＡｒとＨ
ｅとの混合雰囲気とし、ＲＦ電源により出力７０Ｗで行
う。

【００１３】

【発明が解決しようとする課題】しかしながら、最近で
は受光部と周辺回路とを単にオンチップ化するだけでな
く、オンチップ化されたＣＭＯＳイメージセンサでも高
画質化，小型化および低消費電力化が求められるように
なり、受光部（画素領域）の多画素化ないし微細化，お
よび低消費電力化が必要とされている。例えば高画質化
については、再生画像の画質劣化（白点欠陥や暗電流な
どによるいわゆる出力値の浮き）を抑制する目的で、Ｍ
ＯＳＦＥＴのゲート電極を多結晶シリコンよりなる単層
構造としたＣＭＯＳイメージセンサが知られている。

【００１４】しかしながら、多結晶シリコンの単層構造
のゲート電極は、受光部においては再生画像の画質劣化
を抑制する効果があるものの、周辺回路部においてはゲ
ート電極が低抵抗化されず、高速動作，多機能化，低消
費電力化などに限界が生じてしまう。周辺回路部のゲー
ト電極を低抵抗化するためには、図２４および図２５を
参照して説明したように、従来の汎用ＤＲＡＭ（Dynami
c Random Access Memory），ロジック／ＤＲＡＭ混載デ
バイスなどのプロセスに倣って、ゲート電極に、多結晶
シリコンとタングステンシリサイド（ＷＳｉ）膜との積
層構造を採用することが考えられる。あるいは、ゲート
電極に、昨今開発されているタングステン膜を使用した
ポリメタルゲート，ダマシン（Damascene ）ゲートを使
用することも可能である。なお、ＣＣＤを用いた撮像装
置に関しても、ゲート電極を多結晶シリコンとシリサイ
ドとの積層構造とすることによりゲート電極が低抵抗化
され、転送効率向上が可能となることが知られている
（例えば、特開平５−１１４６１７号公報、特開平５−
３１５５８８号公報）。

【００１５】ただし、このようなゲート電極構造を受光
部においても一律に採用すると、受光部において、多結
晶シリコン単層構造のゲート電極により再生画像の画質
劣化の抑制を図ることはできない。

【００１６】つまり、従来のＣＭＯＳイメージセンサ開
発においては、高画質化要求と周辺回路の機能向上の要
請とが相反しており、一方のために他方を犠牲にする結
果となっている。もちろん、受光部と周辺回路部とでゲ
ート電極構造の造り分けを行い、例えば、受光部では多
結晶シリコンの単層構造のゲート電極、周辺回路部では
多結晶シリコン膜とタングステンシリサイド膜との積層
構造のゲート電極を用いることができればそれに越した
ことはない。従来、受光部と周辺回路部とでゲート電極
を造り分ける最も容易なプロセスは、例えば、以下のよ
うに行われている。

【００１７】まず、図２６（Ａ）に示したように、基板
１１１に素子分離膜１１２、ウェル領域１１３およびゲ
ート絶縁膜１１４を形成し、基板１１１の全面に多結晶
シリコン膜１１５とタングステンシリサイド膜１１６を
順に成膜する。

【００１８】次いで、図２６（Ｂ）に示したように、周
辺回路部１１０Ｂをフォトレジスト膜１４１によりマス
キングし、受光部１１０Ａのタングステンシリサイド膜
１１６をエッチングする。

【００１９】フォトレジスト膜１４１を除去した後、図
２７（Ａ）に示したように、別のフォトレジスト膜１４
２により受光部１１０Ａをマスキングし、周辺回路部１
１０Ｂのタングステンシリサイド膜１１６，多結晶シリ
コン膜１１５およびゲート絶縁膜１１４を順にエッチン
グし、積層構造のゲート電極１１７Ｂを形成する。

【００２０】フォトレジスト膜１４２を除去し、続い
て、図２７（Ｂ）に示したように、さらに別のフォトレ
ジスト層１４３により周辺回路部１１０Ｂをマスキング
し、受光部１１０Ａの多結晶シリコン膜１１５をエッチ
ングして、単層構造のゲート電極１１７Ａを形成する。
なお、工程順としては、図２６（Ａ）の工程に続いて図
２７（Ａ）に示したゲート電極１１７Ｂの形成を行い、
その後、図２６（Ｂ）に示した受光部１１０Ａのタング
ステンシリサイド膜１１６のエッチングを行うようにし
てもよい。

【００２１】しかし、このような従来のゲート電極造り
分けプロセスでは、図２６（Ｂ）に示した受光部１１０
Ａのタングステンシリサイド膜１１６のエッチング工程
において多結晶シリコン膜１１５が膜減りしてしまうと
いう問題がある。これは、通常、タングステンシリサイ
ド膜をエッチングする場合、素子分離膜１１２の段差を
考慮するとともに画質向上のためにタングステンシリサ
イド膜１１６を完全にエッチングして除去する必要があ
るので、オーバーエッチングが必要となることによる。
また、エッチングガスにＣｌ₂やＨＢｒ等のハロゲンガ
スを使用することから、シリコンに対する選択比が確保
できず、多結晶シリコン膜１１５を所望の膜厚で均一に
残すことが非常に困難となるからである。

【００２２】さらに、上記のような従来のゲート電極造
り分けプロセスでは、ゲート電極１１７Ａ，１１７Ｂが
エッチングやレジスト剥離（アッシング）で使用するプ
ラズマに何度も曝されてしまうことから、Ｐ²ＩＤ（Pl
asma Process Induced Damage ）の影響によるゲート絶
縁膜１１４の破壊など半導体素子の信頼性低下を招く虞
もある。

【００２３】なお、ＣＣＤを用いた撮像装置に関して、
ＣＣＤを含む画素部とＭＯＳ素子を含む周辺回路部とで
ゲート電極の膜厚を変える製造プロセスが提案されてい
る（例えば、特開平７−２１１８８３号公報、特に図４
７参照）。この製造プロセスは、フォトレジストを用い
たマスキングを用いる点では図２６および図２７と同様
であるが、ゲート絶縁膜の破壊および多結晶シリコンの
膜厚変化を防ぐため、シリコン窒化膜よりなる拡散・反
応防止膜を設けるようにしている。

【００２４】すなわち、まず、基板上に、第１のゲート
絶縁膜、多結晶シリコンよりなる第１の電極材料膜、シ
リコン窒化膜よりなる拡散・反応防止膜を順に形成す
る。その後、これらの膜の画素部以外の部分をエッチン
グにより除去し、周辺回路部の基板を露出させて、熱酸
化により周辺回路部に第２のゲート絶縁膜を形成する。
さらに、基板全面に多結晶シリコンよりなる第２の電極
材料膜を形成し、所望の形状にパターニングして、画素
部および周辺回路部それぞれのゲート電極を形成する。
これにより、画素部のゲート電極は、第１の電極材料膜
と第２の電極材料膜との間にシリコン窒化膜よりなる拡
散・反応防止膜を挿入した積層構造となる一方、周辺回
路部のゲート電極は第２の電極材料膜のみの単層構造と
なり、画素部のゲート電極の膜厚を周辺回路部のゲート
電極よりも大きくすることができる。

【００２５】この製造プロセスでは、第１のゲート絶縁
膜および第１の電極材料膜をシリコン窒化膜よりなる拡
散・反応防止膜で覆うことにより、第２のゲート絶縁膜
形成に伴う熱酸化工程，フォトレジスト塗布または除
去，エッチング工程等に対して、第１のゲート絶縁膜お
よび第１の電極材料膜（多結晶シリコン）の保護を図っ
ている。しかしながら、このシリコン窒化膜は絶縁性で
あるので、第１の電極材料膜および第２の電極材料膜と
を電気的に接続するための第３の電極材料膜の形成およ
びパターニングが必要になり、構成および工程が複雑に
なる。

【００２６】このように、従来では、受光部と周辺回路
部とにおいてゲート電極を単層、積層構造とそれぞれ造
り分けすることは困難であり、昨今のＣＭＯＳイメージ
センサの開発は画質向上か、あるいは周辺回路の性能向
上か、どちらかを選択することを余儀なくされている。

【００２７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、同一基板上で受光部には単層構造の
ゲート電極、周辺回路部には積層構造のゲート電極を高
精度で作製し、簡単な工程および構成で受光部の高画質
化と周辺回路部の性能向上とを両立させることができる
ＭＯＳ型固体撮像装置およびその製造方法を提供するこ
とにある。

【００２８】

【課題を解決するための手段】本発明によるＭＯＳ型固
体撮像装置は、基板上にマトリクス状に配置された複数
の光電変換素子、ならびに、この複数の光電変換素子の
各々に対応して設けられるとともに単層構造のゲート電
極およびこのゲート電極に対応する一対の不純物領域を
有する第１のＭＯＳ電界効果トランジスタを備えた受光
部と、少なくとも第１の層および第２の層を含む積層構
造のゲート電極ならびにこのゲート電極に対応する他の
一対の不純物領域を有する第２のＭＯＳ電界効果トラン
ジスタを備えるとともに基板上の前記受光部の周辺に形
成される周辺回路部と、この周辺回路部および受光部を
覆う絶縁膜と、この絶縁膜の所定の位置に設けられ絶縁
膜を貫通する接続孔と、この接続孔内に形成されるとと
もに第２の層と同一の材料により構成された導電性接続
層と、絶縁膜の第１の層に対応する位置に設けられ絶縁
膜を貫通するとともに内部に第２の層が形成された開口
部とを備えたものである。導電性接続層としては、ＭＯ
Ｓ電界効果トランジスタのソースおよびドレインとなる
不純物領域と上部金属配線層との接続プラグ、不純物領
域上に裏打ちして不純物領域の低抵抗化を行う裏打ち配
線（ＢＭＤ；Buried Metal Diffusion）、または不純物
領域とワード線との間を結ぶ局所配線などが含まれる。
受光部は複数のマイクロレンズおよび複数のカラーフィ
ルタの少なくとも一方を備え、複数のマイクロレンズお
よび複数のカラーフィルタは複数の光電変換素子の各々
に対向するように配置されていることが好ましい。第１
のＭＯＳ電界効果トランジスタのゲート電極と第２のＭ
ＯＳ電界効果トランジスタの第１の層とは多結晶シリコ
ンにより構成され、第２の層と導電性接続層とは多結晶
シリコンまたは金属を含んで構成されていることが、受
光部における画質向上と周辺回路部における高速動作お
よび性能向上とを両立させるという観点から好ましい。

【００２９】本発明によるＭＯＳ型固体撮像装置の製造
方法は、基板上に、第１のＭＯＳ電界効果トランジスタ
のゲート電極と第２のＭＯＳ電界効果トランジスタのゲ
ート電極の第１の層とを形成する工程と、第１のＭＯＳ
電界効果トランジスタのゲート電極に対応する一対の不
純物領域および第２のＭＯＳ電界効果トランジスタのゲ
ート電極に対応する他の一対の不純物領域を形成するこ
とにより、第１のＭＯＳ電界効果トランジスタの一対の
不純物領域の一方を兼ねる光電変換素子および第１のＭ
ＯＳ電界効果トランジスタを含む受光部と第２の電界効
果トランジスタを含む周辺回路部とを形成する工程と、
周辺回路部および受光部を絶縁膜により覆う工程と、絶
縁膜の所定の位置に絶縁膜を貫通する接続孔を形成する
とともに、絶縁膜の第１の層に対応する位置に絶縁膜を
貫通する開口部を形成する工程と、開口部内に第２のＭ
ＯＳ電界効果トランジスタのゲート電極の第２の層を形
成するとともに、接続孔内に第２の層と同一の材料によ
り導電性接続層を形成する工程とを含むものである。

【００３０】本発明によるＭＯＳ型固体撮像装置では、
同一の基板上に受光部と周辺回路部が形成され、受光部
の第１のＭＯＳ電界効果トランジスタのゲート電極は単
層構造、周辺回路部の第２の電界効果トランジスタのゲ
ート電極は少なくとも第１の層および第２の層を含む積
層構造であり、第２の層と導電性接続層とは同一の材料
により構成されているので、受光部と周辺回路部とでゲ
ート電極の構造が異なるにもかかわらず材料、構成およ
び製造工程が簡素化されている。また、第２の層は、受
光部と周辺回路部とを覆う絶縁膜の第１の層に対応する
位置に設けられ絶縁膜を貫通する開口部内に形成される
ので、第１の層と第２の層との電気的接続のために別の
層を追加して設ける必要はない。

【００３１】本発明によるＭＯＳ型固体撮像装置の製造
方法では、第１の電界効果トランジスタのゲート電極と
第２の電界効果トランジスタの第１の層とを形成し、こ
れらを絶縁膜により覆った後に、絶縁膜に接続孔および
開口部を同時に形成し、この接続孔および開口部内に同
一の材料により第２の層および導電性接続層を形成する
ようにしたので、第１の電界効果トランジスタの単層構
造のゲート電極と第２の電界効果トランジスタの積層構
造のゲート電極とを、簡単な工程で同一の基板上に造り
分けることができる。また、第１の電界効果トランジス
タのゲート電極が形成された後は絶縁膜により保護され
るので、従来のようなタングステンシリサイド膜による
膜減りの虞がなく、第１の電界効果トランジスタの単層
構造のゲート電極を所望の膜厚で精度良く作製すること
ができる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３３】［第１の実施の形態］図２は、本発明の第
１の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭ
ＯＳイメージセンサの概略構成を表している。このＣＭ
ＯＳイメージセンサ１０は、被写体の光情報を検出し電
気信号として出力する光電変換素子としての複数のフォ
トダイオード１９を有する受光部１０Ａを備えており、
この受光部１０Ａと周辺回路部１０Ｂとが同一の基板１
１上にオンチップ化されている。受光部１０Ａのフォト
ダイオード１９は、基板１１上にマトリクス状に配置さ
れている。これらのフォトダイオード１９は、白黒撮像
の場合には各々１個の画素（ピクセル）を構成し、カラ
ー撮像の場合には隣接する３個のフォトダイオード１９
により１個の画素を構成している。周辺回路部１０Ｂ
は、例えば信号処理回路や駆動回路等を含んでおり、そ
れぞれの回路は例えばＣＭＯＳ構造のＭＯＳＦＥＴによ
り構成されている。

【００３４】また、図３に示したように、このＣＭＯＳ
イメージセンサ１０では、フォトダイオード１９の各々
に対向するように、カラーフィルタ２６と、開口率向上
のためのマイクロレンズ２７とが設けられている。カラ
ーフィルタ２６は、例えば赤色フィルタ２６Ｒ，緑色フ
ィルタ２６Ｇおよび青色フィルタ２６Ｂがモザイク状あ
るいはデルタ状に配置された構成を有している。また、
各フォトダイオード１９の境界線に沿って、例えば黒色
に染色された樹脂よりなる反射防止膜２８が設けられて
いる。カラーフィルタ２６（２６Ｒ，２６Ｇ，２６Ｂ）
および反射防止膜２８は、保護層２９により互いに隔て
られている。マイクロレンズ２７の表面にはトップコー
ト層３０が形成されている。なお、カラーフィルタ２６
およびマイクロレンズ２７は、画質向上のため両方設け
ることが好ましいが、いずれか一方を設けてもよく、ま
たは両方とも省略してもよい。

【００３５】図１は、受光部１０Ａの１個のフォトダイ
オード１９と、周辺回路部１０Ｂを構成する１個のＭＯ
ＳＦＥＴとについて、その構造を対比して表した断面図
である。なお、図１において二点鎖線の左側は受光部１
０Ａ、右側は周辺回路部１０Ｂを表している。

【００３６】受光部１０Ａのフォトダイオード１９の各
々には、スイッチング素子としての第１のＭＯＳＦＥＴ
２０Ａが接続されている。一方、周辺回路部１０Ｂは、
第２のＭＯＳＦＥＴ２０Ｂにより構成されている。第１
のＭＯＳＦＥＴ２０Ａおよび第２のＭＯＳＦＥＴ２０Ｂ
は同一の基板１１に形成されたウェル領域１３に形成さ
れており、隣接する第１のＭＯＳＦＥＴ２０Ａおよび第
２のＭＯＳＦＥＴ２０Ｂは、素子分離膜１２により互い
に分離されている。基板１１は、半導体基板、例えばｎ
型シリコン基板である。素子分離膜１２は、例えば厚さ
が２００ｎｍであり、熱酸化シリコンにより構成されて
いる。

【００３７】第１のＭＯＳＦＥＴ２０Ａは、例えば、単
層構造を有するゲート電極１７Ａと、その両側に形成さ
れた一対の不純物領域１８Ａとを有している。フォトダ
イオード１９は、第１のＭＯＳＦＥＴ２０Ａの不純物領
域１８Ａの一方であるソースを兼ねている。ゲート電極
１７Ａは、例えば、リン（Ｐ）などの不純物を含む多結
晶シリコンにより構成されており、厚さは例えば１００
ｎｍである。なお、ゲート電極１７Ａと基板１１との間
には、例えば厚さ８ｎｍのゲート絶縁膜１４が設けられ
ている。

【００３８】第２のＭＯＳＦＥＴ２０Ｂは、第１の層１
７Ｂ１および第２の層１７Ｂ２の積層構造のゲート電極
１７Ｂと、その両側に形成された一対の不純物領域１８
Ｂとを有している。第１の層１７Ｂ１は、ゲート電極１
７Ａと同様、例えば、リンなどの不純物を含む多結晶シ
リコンにより構成されている。

【００３９】受光部１０Ａおよび周辺回路部１０Ｂは、
例えば絶縁膜２２Ａ，２２Ｂにより覆われている。絶縁
膜２２Ａ，２２Ｂは、例えば二酸化シリコンまたはＬＰ
−ＴＥＯＳ（Low-Pressure Tetraethoxysilane）または
ＢＰＳＧなどの酸化シリコン系材料により構成されてい
る。絶縁膜２２Ａの厚さは例えば５００ｎｍであり、絶
縁膜２２Ｂの厚さは例えば５００ｎｍである。なお、絶
縁膜２２Ａ，２２Ｂの上には、図示しない上部配線層が
配設されるとともに、図３に示したカラーフィルタ２
６，マイクロレンズ２７，反射防止膜２８，トップコー
ト層３０等が設けられるが、これらは図１では省略され
ている。

【００４０】絶縁膜２２Ａの所定の位置、例えば素子分
離膜１２の上には、絶縁膜２２Ａを貫通する接続孔２３
が形成されている。また、絶縁膜２２Ａの第１の層１７
Ｂ１に対応する位置には、絶縁膜２２Ａを貫通する開口
部２３Ｂが設けられている。接続孔２３および開口部２
３Ｂの内面は、密着層２４により覆われている。密着層
２４は、例えばタングステン，窒化タングステン，チタ
ンまたは窒化チタンのうち少なくとも１種により構成さ
れている。

【００４１】接続孔２３内には、例えば図示しない上部
配線層との電気的接続をとるための接続プラグとして、
導電性接続層２５が形成されている。開口部２３Ｂ内に
は、ゲート電極１７Ｂの第２の層１７Ｂ２が形成されて
いる。導電性接続層２５と、第２の層１７Ｂ２とは、同
一の材料により構成されており、例えば、多結晶シリコ
ンまたは金属を含んで構成されている。より具体的に
は、リンなどの不純物を含む多結晶シリコン，タングス
テンシリサイドあるいはタングステン，またはこれらの
複合膜により構成されている。

【００４２】次に、図４ないし図８、ならびに先に説明
した図１および図３を参照して、ＣＭＯＳイメージセン
サ１０の製造方法について説明する。

【００４３】まず、図４（Ａ）に示したように、例えば
ｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＬＯＣ
ＯＳ（Local Oxidation of Silicon）技術により、例え
ば熱酸化シリコンよりなる例えば厚さ２００ｎｍの素子
分離膜１２を形成する。その後、素子分離膜１２をマス
クとした不純物注入によりウェル領域１３を形成する。
不純物としては例えばＢ⁺イオンを用い、例えば注入エ
ネルギー８５０ｋｅｖ、ドーズ量５×１０¹²ｉｏｎｓ／
ｃｍ²で拡散させる。

【００４４】次いで、図４（Ｂ）に示したように、基板
１１の表面を熱酸化して、熱酸化シリコンよりなる例え
ば厚さ８ｎｍのゲート絶縁膜１４を形成し、その後、例
えば不純物を含む多結晶シリコンよりなる例えば厚さ１
００ｎｍの多結晶シリコン膜１５を成膜する。

【００４５】続いて、図示しないフォトレジスト層を形
成し、このフォトレジスト層をゲート電極１７Ａ，１７
Ｂのパターンに従って選択的に除去し、その後、パター
ニングされたフォトレジスト層をマスクとして、例えば
ＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜
１４を選択的に除去し、図５（Ａ）に示したように、第
１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第２
のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層１
７Ｂ１を形成する。このエッチングは、例えばＴＣＰ
（Transformer Coupled Plasma；登録商標）型エッチン
グ装置を用い、Ｃｌ₂を流量７０ｓｃｃｍ、ＨＢｒを流
量１０５ｓｃｃｍ、Ｏ₂を流量１０ｓｃｃｍで供給し、
圧力１Ｐａ（７．５ｍＴｏｒｒ）のＣｌ₂とＨＢｒとＯ
₂との混合雰囲気とし、３００Ｗの出力にて行う。終点
検出（ＥＰＤ）後、さらに３０％のオーバーエッチング
を行う。

【００４６】その後、図５（Ａ）に示したように、不純
物の選択的注入により、不純物領域１８Ａ，１８Ｂを形
成する。これにより、受光部１０Ａにはフォトダイオー
ド１９およびこのフォトダイオード１９のスイッチング
素子としてのＭＯＳＦＥＴ２０Ａを形成するとともに、
周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを形成
する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａの不
純物領域１８Ａの一方であるソースを兼ねる。不純物領
域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳＦＥ
Ｔの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴの形
成には例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ
₂）などを用いる。

【００４７】さらに、図５（Ｂ）に示したように、基板
１１の全面を被覆するように、例えば厚さ５５０ｎｍの
ＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａと、例えば厚さ３
５０ｎｍのＢＰＳＧよりなる絶縁膜２２Ｃとを、例えば
ＣＶＤ法により成膜し、リフロー処理を行う。絶縁膜２
２Ａの形成は、例えば、Ｎ₂流量５０ｍｇ／分、ＴＥＯ
Ｓ流量１３０ｍｇ／分、５０Ｐａ、７００℃の条件にて
行う。絶縁膜２２Ｃの形成は、例えば、Ｏ₃流量７２０
ｍｇ／分、リン流量１２０ｍｇ／分、ホウ素流量９０ｍ
ｇ／分、常圧、５２０℃の条件にて行う。また、リフロ
ー処理は、例えば窒素（Ｎ₂）雰囲気中において８５０
℃で１０分間行う。

【００４８】続いて、図６（Ａ）に示したように、ＣＭ
Ｐにより例えば４００ｎｍ研磨し、絶縁膜２２Ａの表面
を平坦化する。このＣＭＰ工程は、研磨液としてシリカ
粒子を１４重量％含むＫＯＨ水溶液を用い、この研磨液
を１５０ｍｌ／分の流量で供給しつつ、研磨プレートを
回転数２０ｒｐｍ、基板１１を保持する試料台を回転数
２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃｍ²
の研磨圧力にて行う。

【００４９】次いで、図６（Ｂ）に示したように、平坦
化された絶縁膜２２Ａの上にフォトレジスト層４１を形
成し、このフォトレジスト層４１を接続孔２３および開
口部２３Ｂのパターンに従って選択的に除去する。パタ
ーニングされたフォトレジスト層４１をマスクとして、
例えばマグネトロンＲＩＥ装置を用いたコンタクトＲＩ
Ｅにより、絶縁膜２２Ａをエッチング除去する。こうし
て、絶縁膜２２Ａの所定の位置、例えば素子分離膜１２
の上に、絶縁膜２２Ａを貫通する接続孔２３を形成する
とともに、第１の層１７Ｂ１に対応する位置に絶縁膜２
２Ａを貫通する開口部２３Ｂを形成する。

【００５０】なお、絶縁膜２２Ａのエッチングによる接
続孔２３および開口部２３Ｂの形成は、本出願人と同一
出願人が先に出願した方法（詳細は、特開平１１−２８
８９２３号公報参照）により行うことができる。具体的
には、絶縁膜２２Ａのエッチングは、例えば、Ｃ₄Ｆ₈
を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａｒを流
量３００ｓｃｃｍ、Ｏ₂を流量５ｓｃｃｍで供給し、圧
力５．３ＰａのＣ₄Ｆ ₈とＣＯとＡｒとＯ₂との混合雰
囲気とし、ＲＦ電源により１７００Ｗの出力にて電圧を
印加し、オーバーエッチ率２０％にて行う。

【００５１】その後、図７（Ａ）に示したように、フォ
トレジスト層４１を除去し、接続孔２３および開口部２
３Ｂの内面および基板１１の表面全体を覆うように、密
着層２４を例えばスパッタ法により成膜する。密着層２
４の形成は、例えば以下のようにして行うことができ
る。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、
圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、
３００℃の条件にて、例えば厚さ３０ｎｍのチタン層を
形成する。次に、例えば、Ｎ₂を流量４２ｓｃｃｍ、Ａ
ｒを流量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ
₂とＡｒとの混合雰囲気とし、投入電力６ｋＷ、３００
℃で、例えば厚さ７０ｎｍの窒化チタン層を形成する。
チタン層および窒化チタン層を形成した後、例えばＮ₂
雰囲気中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔ
ｍ）で３０秒間ランプアニール処理を行う。

【００５２】その後、図７（Ｂ）に示したように、例え
ばタングステンよりなる例えば厚さ６００ｎｍの第２の
層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣＶ
Ｄ）法により成膜し、内面に密着層２４が形成された接
続孔２３および開口部２３Ｂを埋め込むとともに基板１
１全体を覆う。導電性接続層２５は第２の層１７Ｂ２と
同一の材料により構成されているので、導電性接続層２
５の成膜と第２の層１７Ｂ２の成膜とを同時に行うこと
ができる。成膜条件は、例えば、ＷＦ₆を流量４０ｓｃ
ｃｍ、Ｈ₂を流量４００ｓｃｃｍ、Ａｒを流量２２５０
ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ₆とＨ₂
とＡｒとの混合雰囲気、成膜温度４５０℃とする。

【００５３】続いて、図８（Ａ）に示したように、例え
ばＣＭＰにより、接続孔２３内および開口部２３Ｂ内以
外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面を
露出させる。これにより、接続孔２３内には導電性接続
層２５が残るとともに、開口部２３Ｂ内には第２の層１
７Ｂ２が形成される。このＣＭＰ工程は、研磨液として
例えばＳＳＷ２０００（商品名）およびＨ₂Ｏ₂水溶液
を混合したものを用い、この研磨液を１５０ｍｌ／分の
流量で滴下しつつ、研磨プレートを回転数１６ｒｐｍ、
基板１１を保持する試料台を回転数２８０ｒｐｍでそれ
ぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ²として行い、
研磨量としては終点検出（ＥＰＤ）後、さらに１０％の
オーバー研磨を行う。

【００５４】さらに、図８（Ｂ）に示したように、開口
部２３Ｂ以外をフォトレジスト層４２により覆い、導電
性接続層２５および密着層２４のエッチバックを行い、
導電性接続層２５の厚みと第２の層１７Ｂ２の厚みとを
同一にする。このように導電性接続層２５と第２の層１
７Ｂ２との厚みを揃えるのは、第２の層１７Ｂ２の厚み
が変わると抵抗値も変わるので、素子特性のばらつきを
抑えるために厚みを揃える必要があるからである。この
エッチバック工程は、導電性接続層２５のエッチングを
行う第１ステップと、密着層２４をエッチングする第２
ステップとにより行われる。第１ステップの導電性接続
層２５のエッチングは、ＳＦ₆を流量１１０ｓｃｃｍ、
Ａｒを流量９０ｓｃｃｍ、Ｈｅを流量５ｓｃｃｍで供給
し、圧力４５．５ＰａのＳＦ₆とＡｒとＨｅとの混合雰
囲気とし、ＲＦ電源により出力２７５Ｗの条件で行う。
この第１ステップでの導電性接続層２５のエッチング量
は例えば１００ｎｍとする。第２ステップの密着層２４
のエッチングは、Ａｒを流量７５ｓｃｃｍ、Ｃｌ₂を流
量５ｓｃｃｍで供給し、圧力６．５ＰａのＡｒとＣｌ₂
との混合雰囲気とし、ＲＦ電源により出力２５０Ｗで行
う。

【００５５】これにより、図８（Ｂ）に示したように、
開口部２３Ｂ内に第２の層１７Ｂ２が形成される。これ
により、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａ
を単層構造として形成するとともに、第２のＭＯＳＦＥ
Ｔ２０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第
２の層１７Ｂ２との積層構造として形成することができ
る。

【００５６】その後、フォトレジスト層４２を除去し、
図１に示したように、例えばＴＥＯＳなどの酸化シリコ
ン系材料よりなる例えば厚さ５００ｎｍの絶縁膜２２Ｂ
を形成し、図示しない上部配線層を形成する。さらに、
図３に示したように、保護層２９，反射防止膜２８，カ
ラーフィルタ２６，マイクロレンズ２７およびトップコ
ート層３０を配設する。こうして、ＣＭＯＳイメージセ
ンサ１０が完成する。

【００５７】このように、本実施の形態では、同一の基
板１１上に受光部１０Ａと周辺回路部１０Ｂを形成する
ことにより小型化および軽量化が促進されることは勿論
であるが、そればかりでなく、受光部１０Ａの第１のＭ
ＯＳＦＥＴ２０Ａのゲート電極１７Ａは単層構造、周辺
回路部１０Ｂの第２のＭＯＳＦＥＴ３０Ｂのゲート電極
１７Ｂは第１の層１７Ｂ１と第２の層１７Ｂ２との積層
構造であり、第２の層１７Ｂ２と導電性接続層２５とは
同一の材料により構成されているので、ゲート電極１７
Ａ，１７Ｂの構造が異なるにもかかわらず材料、構成お
よび製造工程が簡素化されている。さらにまた、ゲート
電極１７Ｂの第２の層１７Ｂ２は、絶縁膜２２Ａの第１
の層１７Ｂ１に対応する位置に設けられるとともに絶縁
膜２２Ａを貫通する開口部２３Ｂ内に形成されるので、
第１の層１７Ｂ１と第２の層１７Ｂ２との間には絶縁膜
２２Ａは介在せず、第１の層１７Ｂ１と第２の層１７Ｂ
２との電気的接続のために別の層を追加して設ける必要
はない。

【００５８】また、本実施の形態では、各フォトダイオ
ード１９に対向するようカラーフィルタ２６およびマイ
クロレンズ２７を配設したので、白黒撮像だけでなくカ
ラー撮像が可能となるとともに、開口率を向上させるこ
とができる。

【００５９】さらに、本実施の形態では、受光部１０Ａ
では、ゲート電極１７Ａを多結晶シリコン層の単層構造
としたことにより、白点欠陥や暗電流などによるいわゆ
る出力値の浮きを防止し、再生画像の画質を向上させる
ことができるとともに、周辺回路部１０Ｂでは、ゲート
電極１７Ｂが、多結晶シリコンよりなる第１の層１７Ｂ
１と、例えばタングステンなどの金属を含んで構成され
た第２の層１７Ｂ２との積層構造となっているので、ゲ
ート電極１７Ｂが低抵抗化され、周辺回路部１０Ｂの高
速動作，低消費電力化および機能向上を図ることができ
る。

【００６０】さらに、本実施の形態では、まず第１のＭ
ＯＳＦＥＴ２０Ａのゲート電極１７Ａと第２のＭＯＳＦ
ＥＴ２０Ｂのゲート電極１７Ｂの第１の層１７Ｂ１とを
形成し、これらを絶縁膜２２Ａにより覆った後に、絶縁
膜２２Ａに接続孔２３および開口部２３Ｂを同時に形成
し、この接続孔２３および開口部２３Ｂ内に同一の材料
により第２の層１７Ｂ２および導電性接続層２５を形成
するようにしたので、簡単な工程で単層構造のゲート電
極１７Ａと積層構造のゲート電極１７Ｂとを同一の基板
１１上に造り分けることができ、導電性接続層も第２の
層と同時に形成することができる。また、ゲート電極１
７Ａが形成された後は絶縁膜２２Ａにより保護されるの
で、従来のようなタングステンシリサイド膜のエッチン
グによる膜減りの虞がなく、単層構造のゲート電極１７
Ａを所望の膜厚で精度良く作製することができる。

【００６１】加えて、第２の層１７Ｂ２の形成の際には
ＣＭＰ法およびエッチバック法を用いたので、いったん
ＣＭＰ法で平坦化し、絶縁膜２２Ａの表面を基準として
第２の層１７Ｂ２および導電性接続層２５の厚みを決
め、さらに第２の層１７Ｂ２のみ別マスクを用いてエッ
チングすることにより、第２の層１７Ｂ２および導電性
接続層２５の厚みを揃えることができる。したがって、
エッチバック法のみによる場合と異なり、第２の層１７
Ｂ２と導電性接続層２５との厚みのばらつきを避けるこ
とができる。

【００６２】［第２の実施の形態］次に、本発明の第２
の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯ
Ｓイメージセンサについて、図９ないし図１３を参照し
て説明する。本実施の形態に係るＣＭＯＳイメージセン
サは、素子分離膜１２をＳＴＩ（Shallow Trench Isola
tion）により形成したことにおいて第１の実施の形態に
係るＣＭＯＳイメージセンサ１０と異なっており、その
他は、第１の実施の形態と同一の構成、作用および効果
を有している。よって、同一の構成要素には同一の符号
を付し、ここではその詳細な説明を省略する。

【００６３】図９は、本実施の形態に係るＭＯＳ型固体
撮像装置であるＣＭＯＳイメージセンサにおいて、受光
部１０Ａの１個のフォトダイオード１９およびこれに対
応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０Ｂ
を構成する第２のＭＯＳＦＥＴ２０Ｂとについて、その
構造を対比して表した断面図である。上述したように、
素子分離膜１２はＳＴＩにより形成され、その深さは例
えば３００ｎｍとなっている。これ以外の構成要素およ
び材料は第１の実施の形態において図１を参照して説明
したのと同様であるので、図９において図１と同一の構
成要素には同一の符号を付し、その詳細な説明は省略す
る。なお、絶縁膜２２Ａ，２２Ｂの上には、第１の実施
の形態と同様に、図示しない上部配線層が配設されると
ともに、図３に示したカラーフィルタ２６，マイクロレ
ンズ２７，反射防止膜２８，トップコート層３０等が設
けられるが、これらは図９では省略されている。

【００６４】次に、図１０ないし図１３を参照して、図
９に示したＣＭＯＳイメージセンサの製造方法について
説明する。

【００６５】まず、図１０（Ａ）に示したように、例え
ばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴ
Ｉにより、深さ３００ｎｍの素子分離膜１２を形成す
る。その後、不純物注入によりウェル領域１３を形成す
る。不純物としては例えばＢ⁺イオンを用い、例えば注
入エネルギー８５０ｋｅｖ、ドーズ量５×１０¹²ｉｏｎ
ｓ／ｃｍ²の条件で拡散させる。さらに、基板１１の表
面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８
ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純
物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍ
の多結晶シリコン膜１５を成膜する。

【００６６】続いて、図示しないフォトレジスト層を形
成し、このフォトレジスト層をゲート電極１７Ａ，１７
Ｂのパターンに従って選択的に除去し、その後、パター
ニングされたフォトレジスト層をマスクとして、例えば
ＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜
１４を選択的に除去し、図１０（Ｂ）に示したように、
第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第
２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層
１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ
（登録商標）型エッチング装置を用い、Ｃｌ₂を流量７
０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ₂を流量
１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ₂とＨＢｒと
Ｏ₂との混合雰囲気とし、３００Ｗの出力にて行う。終
点検出（ＥＰＤ）後、さらに３０％のオーバーエッチン
グを行う。

【００６７】その後、図１０（Ｂ）に示したように、不
純物の選択的注入により、不純物領域１８Ａ，１８Ｂを
形成する。これにより、受光部１０Ａにはフォトダイオ
ード１９およびこのフォトダイオード１９のスイッチン
グ素子としてのＭＯＳＦＥＴ２０Ａを形成するととも
に、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを
形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａ
の不純物領域１８Ａの一方であるソースを兼ねる。不純
物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳ
ＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴ
の形成には例えばホウ素（Ｂ）または二フッ化ホウ素
（ＢＦ₂）などを用いる。

【００６８】さらに、図１１に示したように、基板１１
の全面を被覆するように、例えばＬＰ−ＴＥＯＳよりな
る絶縁膜２２Ａを、例えばＣＶＤ法により厚さ例えば５
５０ｎｍで成膜し、リフロー処理を行った後、ＣＭＰ法
により平坦化する。絶縁膜２２Ａの形成条件は、第１の
実施の形態と同様とすることができる。また、リフロー
処理は、例えば窒素（Ｎ₂）雰囲気中において８５０℃
で１０分間行う。続いてＣＭＰ工程は、研磨液としてシ
リカ粒子を１４重量％含むＫＯＨ水溶液を用い、この研
磨液を１５０ｍｌ／分の流量で供給しつつ、研磨プレー
トを回転数２０ｒｐｍ、基板１１を保持する試料台を回
転数２８０ｒｐｍでそれぞれ回転させ、５００ｇｆ／ｃ
ｍ²の研磨圧力にて行う。研磨量は例えば４００ｎｍと
する。

【００６９】次いで、図１２（Ａ）に示したように、平
坦化された絶縁膜２２Ａの上にフォトレジスト層４１を
形成し、このフォトレジスト層４１を接続孔２３および
開口部２３Ｂのパターンに従って選択的に除去する。パ
ターニングされたフォトレジスト層４１をマスクとし
て、例えばマグネトロンＲＩＥ装置を用いたコンタクト
ＲＩＥにより、絶縁膜２２Ａをエッチング除去する。こ
うして、絶縁膜２２Ａの所定の位置、例えば素子分離膜
１２の上に、絶縁膜２２Ａを貫通する接続孔２３を形成
するとともに、第１の層１７Ｂ１に対応する位置に絶縁
膜２２Ａを貫通する開口部２３Ｂを形成する。

【００７０】絶縁膜２２Ａのエッチングは、例えば、Ｃ
₄Ｆ₈を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａ
ｒを流量３００ｓｃｃｍ、Ｏ₂を流量５ｓｃｃｍで供給
し、圧力５．３ＰａのＣ₄Ｆ₈とＣＯとＡｒとＯ₂との
混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて
電圧を印加し、オーバーエッチ率２０％にて行う。

【００７１】その後、図１２（Ｂ）に示したように、フ
ォトレジスト層４１を除去し、接続孔２３および開口部
２３Ｂの内面および基板１１の表面全体を覆うように、
密着層２４を例えばスパッタ法により成膜する。密着層
２４の形成は、例えば以下のようにして行うことができ
る。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、
圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、
３００℃にて、例えば厚さ３０ｎｍのチタン層を形成す
る。次に、例えば、Ｎ₂を流量４２ｓｃｃｍ、Ａｒを流
量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ₂とＡ
ｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、
例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン
層および窒化チタン層を形成した後、例えばＮ₂雰囲気
中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で
３０秒間ランプアニール処理を行う。

【００７２】その後、図１３（Ａ）に示したように、例
えばタングステンよりなる例えば厚さ６００ｎｍの第２
の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣ
ＶＤ）法により成膜し、内面に密着層２４が形成された
接続孔２３および開口部２３Ｂを埋め込むとともに基板
１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２
と同一の材料により構成されているので、導電性接続層
２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うこ
とができる。成膜条件は、例えば、ＷＦ₆を流量４０ｓ
ｃｃｍ、Ｈ₂を流量４００ｓｃｃｍ、Ａｒを流量２２５
０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ₆とＨ
₂とＡｒとの混合雰囲気、成膜温度４５０℃とする。

【００７３】続いて、図１３（Ｂ）に示したように、例
えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内
以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面
を露出させる。これにより、接続孔２３内には導電性接
続層２５が残るとともに、開口部２３Ｂ内には第２の層
１７Ｂ２が形成される。このＣＭＰ工程は、研磨液とし
て例えばＳＳＷ２０００（商品名）およびＨ₂Ｏ₂水溶
液を混合したものを用い、この研磨液を１５０ｍｌ／分
の流量で滴下しつつ、研磨プレートを回転数１６ｒｐ
ｍ、基板１１を保持する試料台を回転数２８０ｒｐｍで
それぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ²として行
い、研磨量としては終点検出（ＥＰＤ）後、さらに１０
％のオーバー研磨を行う。

【００７４】これにより、図１３（Ｂ）に示したよう
に、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単
層構造として形成するとともに、第２のＭＯＳＦＥＴ２
０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の
層１７Ｂ２との積層構造として形成することができる。

【００７５】その後、図９に示したように、例えばＴＥ
ＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂを
形成し、図示しない上部配線層を形成する。さらに、図
３に示したように、保護層２９，反射防止膜２８，カラ
ーフィルタ２６，マイクロレンズ２７およびトップコー
ト層３０を配設する。こうして、本実施の形態に係るＣ
ＭＯＳイメージセンサが完成する。

【００７６】このように、本実施の形態では、ＳＴＩに
より素子分離膜１２を形成した場合であっても、同一の
基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成
し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート
電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯ
ＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１
と第２の層１７Ｂ２との積層構造として造り分けること
ができ、しかも第２の層１７Ｂ２と同時に導電性接続層
２５も形成することができる。よって、第１の実施の形
態と同様の優れた効果を得ることができる。

【００７７】また、本実施の形態では、ＳＴＩによる素
子分離膜１２上に接続孔２３を設け、その内部に導電性
接続層２５を形成しているので、ＣＭＰ法により研磨す
るだけで導電性接続層２５と第２の層１７Ｂ２とを同一
の厚みで形成することができ、第１の実施の形態と異な
り、エッチバック工程は不要となる。

【００７８】［第３の実施の形態］次に、本発明の第３
の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯ
Ｓイメージセンサについて、図１４ないし図１８を参照
して説明する。本実施の形態に係るＣＭＯＳイメージセ
ンサは、素子分離膜１２をＳＴＩ（Shallow TrenchIsol
ation）により形成したことに関しては第２の実施の形
態と同様であるが、素子分離膜１２上だけでなく不純物
領域１８Ａ，１８Ｂ上にも接続孔２３を設けてその内部
に導電性接続層２５を形成したこと、ならびに、接続孔
２３および開口部２３Ｂを形成する際のエッチングのス
トッパー膜としてシリコン窒化膜（Ｓｉ₃Ｎ₄膜）２１
を形成したことにおいて第２の実施の形態に係るＣＭＯ
Ｓイメージセンサと異なっており、その他は、第２の実
施の形態と同一の構成、作用および効果を有している。
よって、同一の構成要素には同一の符号を付し、ここで
はその詳細な説明を省略する。

【００７９】図１４は、本実施の形態に係るＭＯＳ型固
体撮像装置であるＣＭＯＳイメージセンサにおいて、受
光部１０Ａの１個のフォトダイオード１９およびこれに
対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０
Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、そ
の構造を対比して表した断面図である。上述したよう
に、素子分離膜１２はＳＴＩにより形成され、その深さ
は例えば３００ｎｍとなっている。また、素子分離膜１
２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔
２３が設けられ、その接続孔２３の内部には導電性接続
層２５が形成されている。基板１１およびゲート電極１
７Ａの表面には、接続孔２３および開口部２３Ｂを形成
する際のエッチングのストッパー膜として、シリコン窒
化膜２１が形成されている。

【００８０】これ以外の構成要素および材料は第１の実
施の形態において図１を参照して説明したのと同様であ
るので、図１４において図１と同一の構成要素には同一
の符号を付し、その詳細な説明は省略する。なお、絶縁
膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様
に、図示しない上部配線層が配設されるとともに、図３
に示したカラーフィルタ２６，マイクロレンズ２７，反
射防止膜２８，トップコート層３０等が設けられるが、
これらは図１４では省略されている。

【００８１】次に、図１５ないし図１８を参照して、図
１４に示したＣＭＯＳイメージセンサの製造方法につい
て説明する。

【００８２】まず、図１５（Ａ）に示したように、例え
ばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴ
Ｉにより、深さ３００ｎｍの素子分離膜１２を形成す
る。その後、不純物注入によりウェル領域１３を形成す
る。不純物としては例えばＢ⁺イオンを用い、例えば注
入エネルギー８５０ｋｅｖ、ドーズ量５×１０¹²ｉｏｎ
ｓ／ｃｍ²で拡散させる。さらに、基板１１の表面を熱
酸化して、熱酸化シリコンよりなる例えば厚さ８ｎｍの
ゲート絶縁膜１４を形成し、その後、例えば不純物を含
む多結晶シリコンよりなる例えば厚さ１００ｎｍの多結
晶シリコン膜１５を成膜する。

【００８３】続いて、図示しないフォトレジスト層を形
成し、このフォトレジスト層をゲート電極１７Ａ，１７
Ｂのパターンに従って選択的に除去し、その後、パター
ニングされたフォトレジスト層をマスクとして、例えば
ＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜
１４を選択的に除去し、図１５（Ｂ）に示したように、
第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第
２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層
１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ
（登録商標）型エッチング装置を用い、Ｃｌ₂を流量７
０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ₂を流量
１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ₂とＨＢｒと
Ｏ₂との混合雰囲気とし、３００Ｗの出力にて行う。終
点検出（ＥＰＤ）後、さらに３０％のオーバーエッチン
グを行う。

【００８４】その後、図１５（Ｂ）に示したように、不
純物の選択的注入により、不純物領域１８Ａ，１８Ｂを
形成する。これにより、受光部１０Ａにはフォトダイオ
ード１９およびこのフォトダイオード１９のスイッチン
グ素子としてのＭＯＳＦＥＴ２０Ａを形成するととも
に、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを
形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａ
の不純物領域１８Ａの一方であるソースを兼ねる。不純
物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳ
ＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴ
の形成には例えばホウ素（Ｂ）または二フッ化ホウ素
（ＢＦ₂）などを用いる。

【００８５】さらに、図１６に示したように、基板１１
の全面を被覆するように、例えば５０ｎｍの厚さのシリ
コン窒化膜２１を、例えば減圧ＣＶＤ法により成膜す
る。シリコン窒化膜２１の形成は、基板１１を７６０℃
の温度に加熱し、ＳｉＨ₂Ｃｌ ₂を流量５０ｓｃｃｍ、
ＮＨ₃を流量２００ｓｃｃｍ、Ｎ₂を流量２００ｓｃｃ
ｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ₂Ｃｌ₂と
ＮＨ₃とＮ₂との混合雰囲気にて行う。次いで、例えば
ＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ
法により厚さ例えば５５０ｎｍで成膜し、リフロー処理
を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａ
の形成条件は第１の実施の形態と同様とすることができ
る。また、リフロー処理は、例えばＮ₂雰囲気中におい
て８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨
液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用
い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、
研磨プレートを回転数２０ｒｐｍ、基板１１を保持する
試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５０
０ｇｆ／ｃｍ²の研磨圧力にて行う。研磨量は例えば４
００ｎｍとする。

【００８６】次いで、図１７（Ａ）に示したように、平
坦化された絶縁膜２２Ａの上にフォトレジスト層４１を
形成し、このフォトレジスト層４１を接続孔２３および
開口部２３Ｂのパターンに従って選択的に除去する。パ
ターニングされたフォトレジスト層４１をマスクとし
て、例えばマグネトロンＲＩＥ装置を用いたコンタクト
ＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１
を順にエッチング除去する。こうして、絶縁膜２２Ａの
所定の位置、例えば素子分離膜１２および不純物領域１
８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２
３を形成するとともに、第１の層１７Ｂ１に対応する位
置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。

【００８７】絶縁膜２２Ａのエッチングは、例えば、Ｃ
₄Ｆ₈を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａ
ｒを流量３００ｓｃｃｍ、Ｏ₂を流量５ｓｃｃｍで供給
し、圧力５．３ＰａのＣ₄Ｆ₈とＣＯとＡｒとＯ₂との
混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて
電圧を印加し、オーバーエッチ率２０％にて行う。

【００８８】次いで、シリコン窒化膜２１のエッチング
は、例えば、ＣＨＦ₃を流量４０ｓｃｃｍ、ＣＯを流量
１６０ｓｃｃｍ、Ｏ₂を流量１４ｓｃｃｍでそれぞれ供
給し、圧力５．３ＰａのＣＨＦ₃とＣＯとＯ₂との混合
雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧
を印加し、オーバーエッチ率２０％にて行う。

【００８９】その後、図１７（Ｂ）に示したように、フ
ォトレジスト層４１を除去し、接続孔２３および開口部
２３Ｂの内面および基板１１の表面全体を覆うように、
密着層２４を例えばスパッタ法により成膜する。密着層
２４の形成は、例えば以下のようにして行うことができ
る。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、
圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、
３００℃にて、例えば厚さ３０ｎｍのチタン層を形成す
る。次に、例えば、Ｎ₂を流量４２ｓｃｃｍ、Ａｒを流
量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ₂とＡ
ｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、
例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン
層および窒化チタン層を形成した後、例えばＮ₂雰囲気
中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で
３０秒間ランプアニール処理を行う。

【００９０】その後、図１８（Ａ）に示したように、例
えばタングステンよりなる例えば厚さ６００ｎｍの第２
の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣ
ＶＤ）法により成膜し、内面に密着層２４が形成された
接続孔２３および開口部２３Ｂを埋め込むとともに基板
１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２
と同一の材料により構成されているので、導電性接続層
２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うこ
とができる。成膜条件は、例えば、ＷＦ₆を流量４０ｓ
ｃｃｍ、Ｈ₂を流量４００ｓｃｃｍ、Ａｒを流量２２５
０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ₆とＨ
₂とＡｒとの混合雰囲気、成膜温度４５０℃とする。

【００９１】続いて、図１８（Ｂ）に示したように、例
えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内
以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面
を露出させる。これにより、接続孔２３内には導電性接
続層２５が残るとともに、開口部２３Ｂ内には第２の層
１７Ｂ２が形成される。このＣＭＰ工程は、研磨液とし
て例えばＳＳＷ２０００（商品名）およびＨ₂Ｏ₂水溶
液を混合したものを用い、この研磨液を１５０ｍｌ／分
の流量で滴下しつつ、研磨プレートを回転数１６ｒｐ
ｍ、基板１１を保持する試料台を回転数２８０ｒｐｍで
それぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ²として行
い、研磨量としては終点検出（ＥＰＤ）後、さらに１０
％のオーバー研磨を行う。

【００９２】これにより、図１８（Ｂ）に示したよう
に、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単
層構造として形成するとともに、第２のＭＯＳＦＥＴ２
０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の
層１７Ｂ２との積層構造として形成することができる。

【００９３】その後、図１４に示したように、例えばＴ
ＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂ
を形成し、図示しない上部配線層を形成する。さらに、
図３に示したように、保護層２９，反射防止膜２８，カ
ラーフィルタ２６，マイクロレンズ２７およびトップコ
ート層３０を配設する。こうして、本実施の形態に係る
ＣＭＯＳイメージセンサが完成する。

【００９４】このように、本実施の形態では、ＳＴＩに
より素子分離膜１２を形成した場合であっても、同一の
基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成
し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート
電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯ
ＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１
と第２の層１７Ｂ２との積層構造として造り分けること
ができ、しかも第２の層１７Ｂ２と同時に導電性接続層
２５をも形成することができる。よって、第１および第
２の実施の形態と同様の優れた効果を得ることができ
る。

【００９５】また、本実施の形態では、ＳＴＩによる素
子分離膜１２上に導電性接続層２５を設けているので、
導電性接続層２５をＣＭＰ法により研磨するだけで導電
性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成
することができ、第１の実施の形態と異なり、エッチバ
ック工程は不要となる。

【００９６】［第４の実施の形態］次に、本発明の第４
の実施の形態に係るＭＯＳ型固体撮像装置であるＣＭＯ
Ｓイメージセンサについて、図１９ないし図２３を参照
して説明する。本実施の形態に係るＣＭＯＳイメージセ
ンサは、導電性接続層２５として、不純物領域１８Ａ上
に設けられた局所配線２５Ａが形成されていることにお
いて第３の実施の形態に係るＣＭＯＳイメージセンサと
異なっており、その他は、第３の実施の形態と同一の構
成、作用および効果を有している。よって、同一の構成
要素には同一の符号を付し、ここではその詳細な説明を
省略する。

【００９７】図１９は、本実施の形態に係るＭＯＳ型固
体撮像装置であるＣＭＯＳイメージセンサにおいて、受
光部１０Ａの１個のフォトダイオード１９およびこれに
対応する第１のＭＯＳＦＥＴ２０Ａと、周辺回路部１０
Ｂを構成する第２のＭＯＳＦＥＴ２０Ｂとについて、そ
の構造を対比して表した断面図である。上述したよう
に、素子分離膜１２はＳＴＩにより形成され、その深さ
は例えば３００ｎｍとなっている。また、素子分離膜１
２上だけでなく不純物領域１８Ａ，１８Ｂ上にも接続孔
２３が設けられ、その接続孔２３の内部には導電性接続
層２５が形成されている。不純物領域１８Ａ上に形成さ
れた導電性接続層２５は、不純物領域１８Ａと図示しな
いワード線との間の局所配線２５Ａとして機能するもの
である。基板１１およびゲート電極１７Ａの表面には、
接続孔２３および開口部２３Ｂを形成する際のエッチン
グのストッパー膜として、シリコン窒化膜２１が形成さ
れている。

【００９８】これ以外の構成要素および材料は第１の実
施の形態において図１を参照して説明したのと同様であ
るので、図１９において図１と同一の構成要素には同一
の符号を付し、その詳細な説明は省略する。なお、絶縁
膜２２Ａ，２２Ｂの上には、第１の実施の形態と同様
に、図示しない上部配線層が配設されるとともに、図３
に示したカラーフィルタ２６，マイクロレンズ２７，反
射防止膜２８，トップコート層３０等が設けられるが、
これらは図１９では省略されている。

【００９９】次に、図２０ないし図２３を参照して、図
１９に示したＣＭＯＳイメージセンサの製造方法につい
て説明する。

【０１００】まず、図２０（Ａ）に示したように、例え
ばｎ型シリコン（Ｓｉ）よりなる基板１１に例えばＳＴ
Ｉにより、深さ３００ｎｍの素子分離膜１２を形成す
る。その後、不純物注入によりウェル領域１３を形成す
る。不純物としては例えばＢ⁺イオンを用い、例えば注
入エネルギー８５０ｋｅｖ、ドーズ量５×１０¹²ｉｏｎ
ｓ／ｃｍ²の条件で拡散させる。さらに、基板１１の表
面を熱酸化して、熱酸化シリコンよりなる例えば厚さ８
ｎｍのゲート絶縁膜１４を形成し、その後、例えば不純
物を含む多結晶シリコンよりなる例えば厚さ１００ｎｍ
の多結晶シリコン膜１５を成膜する。

【０１０１】続いて、図示しないフォトレジスト層を形
成し、このフォトレジスト層をゲート電極１７Ａ，１７
Ｂのパターンに従って選択的に除去し、その後、パター
ニングされたフォトレジスト層をマスクとして、例えば
ＲＩＥにより多結晶シリコン膜１５およびゲート絶縁膜
１４を選択的に除去し、図２０（Ｂ）に示したように、
第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａおよび第
２のＭＯＳＦＥＴ２０Ｂのゲート電極１７Ｂの第１の層
１７Ｂ１を形成する。このエッチングは、例えばＴＣＰ
（登録商標）型エッチング装置を用い、Ｃｌ₂を流量７
０ｓｃｃｍ、ＨＢｒを流量１０５ｓｃｃｍ、Ｏ₂を流量
１０ｓｃｃｍで供給し、圧力１ＰａのＣｌ₂とＨＢｒと
Ｏ₂との混合雰囲気とし、３００Ｗの出力にて行う。終
点検出（ＥＰＤ）後、さらに３０％のオーバーエッチン
グを行う。

【０１０２】その後、図２０（Ｂ）に示したように、不
純物の選択的注入により、不純物領域１８Ａ，１８Ｂを
形成する。これにより、受光部１０Ａにはフォトダイオ
ード１９およびこのフォトダイオード１９のスイッチン
グ素子としてのＭＯＳＦＥＴ２０Ａを形成するととも
に、周辺回路部１０Ｂを構成するＭＯＳＦＥＴ２０Ｂを
形成する。フォトダイオード１９はＭＯＳＦＥＴ２０Ａ
の不純物領域１８Ａの一方であるソースを兼ねる。不純
物領域１８Ａ，１８Ｂに注入される不純物は、ＮＭＯＳ
ＦＥＴの形成には例えばヒ素（Ａｓ）、ＰＭＯＳＦＥＴ
の形成には例えばホウ素（Ｂ）または二フッ化ホウ素
（ＢＦ₂）などを用いる。

【０１０３】さらに、図２１に示したように、基板１１
の全面を被覆するように、例えば５０ｎｍの厚さのシリ
コン窒化膜２１を、例えば減圧ＣＶＤ法により成膜す
る。シリコン窒化膜２１の形成は、基板１１を７６０℃
の温度に加熱し、ＳｉＨ₂Ｃｌ ₂を流量５０ｓｃｃｍ、
ＮＨ₃を流量２００ｓｃｃｍ、Ｎ₂を流量２００ｓｃｃ
ｍでそれぞれ供給し、圧力７０ＰａのＳｉＨ₂Ｃｌ₂と
ＮＨ₃とＮ₂との混合雰囲気にて行う。次いで、例えば
ＬＰ−ＴＥＯＳよりなる絶縁膜２２Ａを、例えばＣＶＤ
法により厚さ例えば５５０ｎｍで成膜し、リフロー処理
を行った後、ＣＭＰ法により平坦化する。絶縁膜２２Ａ
の形成条件は第１の実施の形態と同様とすることができ
る。また、リフロー処理は、例えばＮ₂雰囲気中におい
て８５０℃で１０分間行う。続いてＣＭＰ工程は、研磨
液としてシリカ粒子を１４重量％含むＫＯＨ水溶液を用
い、この研磨液を１５０ｍｌ／分の流量で供給しつつ、
研磨プレートを回転数２０ｒｐｍ、基板１１を保持する
試料台を回転数２８０ｒｐｍでそれぞれ回転させ、５０
０ｇｆ／ｃｍ²の研磨圧力にて行う。研磨量は例えば４
００ｎｍとする。

【０１０４】次いで、図２２（Ａ）に示したように、平
坦化された絶縁膜２２Ａの上にフォトレジスト層４１を
形成し、このフォトレジスト層４１を接続孔２３および
開口部２３Ｂのパターンに従って選択的に除去する。パ
ターニングされたフォトレジスト層４１をマスクとし
て、例えばマグネトロンＲＩＥ装置を用いたコンタクト
ＲＩＥにより、絶縁膜２２Ａおよびシリコン窒化膜２１
を順にエッチング除去する。こうして、絶縁膜２２Ａの
所定の位置、例えば素子分離膜１２および不純物領域１
８Ａ，１８Ｂの上に、絶縁膜２２Ａを貫通する接続孔２
３を形成するとともに、第１の層１７Ｂ１に対応する位
置に絶縁膜２２Ａを貫通する開口部２３Ｂを形成する。
このとき、不純物領域１８Ａ上の接続孔２３は、局所配
線２５Ａに対応する形状となるように形成する。

【０１０５】絶縁膜２２Ａのエッチングは、例えば、Ｃ
₄Ｆ₈を流量８ｓｃｃｍ、ＣＯを流量５０ｓｃｃｍ、Ａ
ｒを流量３００ｓｃｃｍ、Ｏ₂を流量５ｓｃｃｍで供給
し、圧力５．３ＰａのＣ₄Ｆ₈とＣＯとＡｒとＯ₂との
混合雰囲気とし、ＲＦ電源により１７００Ｗの出力にて
電圧を印加し、オーバーエッチ率２０％にて行う。

【０１０６】次いで、シリコン窒化膜２１のエッチング
は、例えば、ＣＨＦ₃を流量４０ｓｃｃｍ、ＣＯを流量
１６０ｓｃｃｍ、Ｏ₂を流量１４ｓｃｃｍでそれぞれ供
給し、圧力５．３ＰａのＣＨＦ₃とＣＯとＯ₂との混合
雰囲気とし、ＲＦ電源により１０００Ｗの出力にて電圧
を印加し、オーバーエッチ率２０％にて行う。

【０１０７】その後、図２２（Ｂ）に示したように、フ
ォトレジスト層４１を除去し、接続孔２３および開口部
２３Ｂの内面および基板１１の表面全体を覆うように、
密着層２４を例えばスパッタ法により成膜する。密着層
２４の形成は、例えば以下のようにして行うことができ
る。まず、例えば、Ａｒを流量３５ｓｃｃｍで供給し、
圧力０．５２ＰａのＡｒ雰囲気とし、投入電力８ｋＷ、
３００℃にて、例えば厚さ３０ｎｍのチタン層を形成す
る。次に、例えば、Ｎ₂を流量４２ｓｃｃｍ、Ａｒを流
量２１ｓｃｃｍで供給し、圧力０．７８ＰａのＮ₂とＡ
ｒとの混合雰囲気とし、投入電力６ｋＷ、３００℃で、
例えば厚さ７０ｎｍの窒化チタン層を形成する。チタン
層および窒化チタン層を形成した後、例えばＮ₂雰囲気
中で、６５０℃、圧力１０１３２５Ｐａ（１ａｔｍ）で
３０秒間ランプアニール処理を行う。

【０１０８】その後、図２３（Ａ）に示したように、例
えばタングステンよりなる例えば厚さ６００ｎｍの第２
の層１７Ｂ２を、例えば非選択ＣＶＤ（ブランケットＣ
ＶＤ）法により成膜し、内面に密着層２４が形成された
接続孔２３および開口部２３Ｂを埋め込むとともに基板
１１全体を覆う。導電性接続層２５は第２の層１７Ｂ２
と同一の材料により構成されているので、導電性接続層
２５の成膜と第２の層１７Ｂ２の成膜とを同時に行うこ
とができる。成膜条件は、例えば、ＷＦ₆を流量４０ｓ
ｃｃｍ、Ｈ₂を流量４００ｓｃｃｍ、Ａｒを流量２２５
０ｓｃｃｍで供給し、圧力１０．７ｋＰａのＷＦ₆とＨ
₂とＡｒとの混合雰囲気、成膜温度４５０℃とする。

【０１０９】続いて、図２３（Ｂ）に示したように、例
えばＣＭＰにより、接続孔２３内および開口部２３Ｂ内
以外の第２の層１７Ｂ２を除去し、絶縁膜２２Ａの表面
を露出させる。これにより、接続孔２３内には導電性接
続層２５が残るとともに、開口部２３Ｂ内には第２の層
１７Ｂ２が形成される。このＣＭＰ工程は、研磨液とし
て例えばＳＳＷ２０００（商品名）およびＨ₂Ｏ₂水溶
液を混合したものを用い、この研磨液を１５０ｍｌ／分
の流量で滴下しつつ、研磨プレートを回転数１６ｒｐ
ｍ、基板１１を保持する試料台を回転数２８０ｒｐｍで
それぞれ回転させ、研磨圧力７０ｇｆ／ｃｍ²として行
い、研磨量としては終点検出（ＥＰＤ）後、さらに１０
％のオーバー研磨を行う。

【０１１０】これにより、図２３（Ｂ）に示したよう
に、第１のＭＯＳＦＥＴ２０Ａのゲート電極１７Ａを単
層構造として形成するとともに、第２のＭＯＳＦＥＴ２
０Ｂのゲート電極１７Ｂを、第１の層１７Ｂ１と第２の
層１７Ｂ２との積層構造として形成することができる。

【０１１１】その後、図１９に示したように、例えばＴ
ＥＯＳなどの酸化シリコン系材料よりなる絶縁膜２２Ｂ
を形成し、図示しない上部配線層を形成する。さらに、
図３に示したように、保護層２９，反射防止膜２８，カ
ラーフィルタ２６，マイクロレンズ２７およびトップコ
ート層３０を配設する。こうして、本実施の形態に係る
ＣＭＯＳイメージセンサが完成する。

【０１１２】このように、本実施の形態では、ＳＴＩに
より素子分離膜１２を形成した場合であっても、同一の
基板１１上に受光部１０Ａと周辺回路部１０Ｂを形成
し、受光部１０Ａの第１のＭＯＳＦＥＴ２０Ａのゲート
電極１７Ａは単層構造、周辺回路部１０Ｂの第２のＭＯ
ＳＦＥＴ３０Ｂのゲート電極１７Ｂは第１の層１７Ｂ１
と第２の層１７Ｂ２との積層構造として造り分けること
ができ、しかも第２の層１７Ｂ２と同時に局所配線２５
Ａを含む導電性接続層２５をも形成することができる。
よって、第１ないし第３の実施の形態と同様の優れた効
果を得ることができる。

【０１１３】また、本実施の形態では、ＳＴＩによる素
子分離膜１２上に導電性接続層２５を設けているので、
導電性接続層２５をＣＭＰ法により研磨するだけで導電
性接続層２５と第２の層１７Ｂ２とを同一の厚みで形成
することができ、第１の実施の形態と異なり、エッチバ
ック工程は不要となる。

【０１１４】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、素子構造、エッチン
グガス、ＣＭＰ等のプロセス条件は上記実施の形態にお
いて示した例に限られず、適宜変更することができる。

【０１１５】例えば、上記実施の形態では絶縁膜２２Ａ
の平坦化をＣＭＰにより行う場合について説明したが、
エッチバック法により行うこともできる。

【０１１６】また、上記実施の形態では素子分離膜１２
をＬＯＣＯＳまたはＳＴＩにより形成した場合について
説明したが、素子分離膜１２をこれ以外の他の方法によ
り形成した場合についても本発明を適用することができ
る。

【０１１７】さらに、上記実施の形態では、本発明を、
ＭＯＳ型固体撮像装置として例えばＣＭＯＳイメージセ
ンサに適用した例について説明したが、本発明は他の各
種の半導体装置、例えばＣＭＯＳＬＳＩ，ＭＯＳＬＳ
Ｉ，バイポーラＬＳＩなどへの適用も可能である。さら
には薄膜トランジスタＬＳＩなどにも適用可能である。

【０１１８】

【発明の効果】以上説明したように、請求項１ないし１
１のいずれか１項に記載のＭＯＳ型固体撮像装置によれ
ば、同一の基板上に受光部と周辺回路部を形成すること
により小型化および軽量化が促進されることは勿論であ
るが、そればかりでなく、受光部の第１のＭＯＳ電界効
果トランジスタのゲート電極は単層構造、周辺回路部の
第２のＭＯＳ電界効果トランジスタのゲート電極は第１
の層と第２の層との積層構造であり、第２の層と導電性
接続層とは同一の材料により構成されているので、受光
部と周辺回路部とでゲート電極の構造が異なるにもかか
わらず材料、構成および製造工程が簡素化されている。
さらにまた、第２の層は、絶縁膜の第１の層に対応する
位置に設けられ絶縁膜を貫通する開口部内に形成される
ので、第１の層と第２の層との間には絶縁膜は介在せ
ず、第１の層と第２の層との電気的接続のために別の層
を追加して設ける必要はない。

【０１１９】特に、請求項２記載のＭＯＳ型固体撮像装
置によれば、各光電変換素子に対向するようカラーフィ
ルタおよびマイクロレンズを配設したので、白黒撮像だ
けでなくカラー撮像が可能となるとともに、開口率を向
上させることができる。

【０１２０】また、特に、請求項３または請求項４記載
のＭＯＳ型固体撮像装置によれば、受光部では、第１の
ＭＯＳ電界効果トランジスタのゲート電極を多結晶シリ
コン単層構造としたことにより、白点欠陥や暗電流など
によるいわゆる出力値の浮きを防止し、再生画像の画質
を向上させることができるとともに、周辺回路部では、
第２のＭＯＳ電界効果トランジスタのゲート電極が、多
結晶シリコンよりなる第１の層と、例えば多結晶シリコ
ン，タングステンシリサイド，タングステンなどの金属
を含んで構成された第２の層との積層構造となっている
ので、第２のＭＯＳ電界効果トランジスタのゲート電極
が低抵抗化され、周辺回路部の高速動作，低消費電力化
および機能向上を図ることができる。

【０１２１】請求項１２ないし請求項２１のいずれか１
項に記載のＭＯＳ型固体撮像装置の製造方法によれば、
まず第１のＭＯＳ電界効果トランジスタのゲート電極と
第２のＭＯＳ電界効果トランジスタのゲート電極の第１
の層とを形成し、これらを絶縁膜により覆った後に、絶
縁膜に接続孔および開口部を同時に形成し、この接続孔
および開口部内に同一の材料により第２の層および導電
性接続層を形成するようにしたので、第１のＭＯＳ電界
効果トランジスタの単層構造のゲート電極と第２のＭＯ
Ｓ電界効果トランジスタの積層構造のゲート電極とを、
簡単な工程で、同一の基板上に造り分けることができ、
しかも第２の層と同時に、接続プラグ，局所配線などの
導電性接続層も形成することができる。また、第１のＭ
ＯＳ電界効果トランジスタのゲート電極が形成された後
は絶縁膜により保護されるので、従来のようなタングス
テンシリサイド膜のエッチングによる膜減りの虞がな
く、第１のＭＯＳ電界効果トランジスタの単層構造のゲ
ート電極を所望の膜厚で精度良く作製することができ
る。

【０１２２】特に、請求項１３記載のＭＯＳ型固体撮像
装置の製造方法によれば、第２の層の形成の際には、エ
ッチバック法およびＣＭＰ法の少なくとも一方を用いる
ようにしており、特にＣＭＰ法を採用したことにより、
層間絶縁膜などの絶縁膜の厚さを均一にすることができ
る。また、素子分離膜が例えばＬＯＣＯＳにより形成さ
れていてＣＭＰによる研磨のみでは導電性接続層の厚み
と第２の層の厚みとが同一にならないような場合には、
ＣＭＰによる研磨後にエッチバックを行うことにより、
導電性接続層または第２の層のみを選択的にエッチング
することができ、導電性接続層と第２の層との厚みの差
を解消することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＭＯＳ型固体
撮像装置であるＣＭＯＳイメージセンサの受光部および
周辺回路部の構成を対比して表す断面図である。

【図２】図１に示したＣＭＯＳイメージセンサの概略構
成を表す説明図である。

【図３】図２に示したＣＭＯＳイメージセンサの概略断
面図である。

【図４】図１に示したＣＭＯＳイメージセンサの製造方
法を工程順に表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】図５に続く工程を表す断面図である。

【図７】図６に続く工程を表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】本発明の第２の実施の形態に係るＭＯＳ型固体
撮像装置であるＣＭＯＳイメージセンサの受光部および
周辺回路部の構成を対比して表す断面図である。

【図１０】図９に示したＣＭＯＳイメージセンサの製造
方法を工程順に表す断面図である。

【図１１】図１０に続く工程を表す断面図である。

【図１２】図１１に続く工程を表す断面図である。

【図１３】図１２に続く工程を表す断面図である。

【図１４】本発明の第３の実施の形態に係るＭＯＳ型固
体撮像装置であるＣＭＯＳイメージセンサの受光部およ
び周辺回路部の構成を対比して表す断面図である。

【図１５】図１４に示したＣＭＯＳイメージセンサの製
造方法を工程順に表す断面図である。

【図１６】図１５に続く工程を表す断面図である。

【図１７】図１６に続く工程を表す断面図である。

【図１８】図１７に続く工程を表す断面図である。

【図１９】本発明の第４の実施の形態に係るＭＯＳ型固
体撮像装置であるＣＭＯＳイメージセンサの受光部およ
び周辺回路部の構成を対比して表す断面図である。

【図２０】図１９に示したＣＭＯＳイメージセンサの製
造方法を工程順に表す断面図である。

【図２１】図２０に続く工程を表す断面図である。

【図２２】図２１に続く工程を表す断面図である。

【図２３】図２２に続く工程を表す断面図である。

【図２４】従来のＣＭＯＳイメージセンサの製造方法を
工程順に表す断面図である。

【図２５】図２４に続く工程を表す断面図である。

【図２６】従来のＣＭＯＳイメージセンサの他の製造方
法を工程順に表す断面図である。

【図２７】図２６に続く工程を表す断面図である。

【符号の説明】１０…ＣＭＯＳイメージセンサ、１１…基板、１２…素
子分離膜、１３…ウェル領域、１４…ゲート絶縁膜、１
５…多結晶シリコン膜、１７Ａ，１７Ｂ…ゲート電極、
１７Ｂ１…第１の層、１７Ｂ２…第２の層、１８Ａ，１
８Ｂ…不純物領域、１９…フォトダイオード、２１…シ
リコン窒化膜、２２Ａ，２２Ｂ，２２Ｃ…絶縁膜、２３
…接続孔、２４…密着層、２５…導電性接続層、２５Ａ
…局所配線、２６…カラーフィルタ、２７…マイクロレ
ンズ、２８…反射防止膜、２９…保護層、３０…トップ
コート層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 ３２１Ｄ 21/8238 １０２Ｃ 27/088 21/88 Ｋ 27/092 21/90 ＡＨ０４Ｎ 5/335 Ｆターム(参考） 4M104 AA01 BB01 BB02 CC05 DD05 DD08 DD16 DD37 DD43 DD66 DD75 DD80 FF06 FF13 FF22 GG05 GG09 GG10 HH09 HH16 4M118 AA10 AB01 BA14 CA03 EA01 FA06 FA28 FA50 GC08 GD04 5C024 CX37 CY47 EX43 EX52 GY31 5F033 HH04 HH18 HH19 HH33 JJ01 JJ18 JJ19 JJ33 KK01 KK04 MM02 MM05 MM12 MM13 MM28 NN06 NN07 NN08 QQ08 QQ09 QQ13 QQ16 QQ25 QQ37 QQ48 QQ73 QQ75 QQ82 SS04 SS11 VV06 XX10 XX14 5F048 AA01 AB10 AC01 AC03 AC10 BA01 BB05 BB09 BB10 BB13 BE04 BF03 BF07 BF12 BG12 BG14

Claims

【特許請求の範囲】

【請求項１】基板上にマトリクス状に配置された複数
の光電変換素子、ならびに、この複数の光電変換素子の
各々に対応して設けられるとともに単層構造のゲート電
極およびこのゲート電極に対応する一対の不純物領域を
有する第１のＭＯＳ電界効果トランジスタを備えた受光
部と、少なくとも第１の層および第２の層を含む積層構造のゲ
ート電極ならびにこのゲート電極に対応する他の一対の
不純物領域を有する第２のＭＯＳ電界効果トランジスタ
を備えるとともに前記基板上の前記受光部の周辺に形成
される周辺回路部と、この周辺回路部および前記受光部を覆う絶縁膜と、この絶縁膜の所定の位置に設けられ前記絶縁膜を貫通す
る接続孔と、この接続孔内に形成されるとともに前記第２の層と同一
の材料により構成された導電性接続層と、前記絶縁膜の前記第１の層に対応する位置に設けられ前
記絶縁膜を貫通するとともに内部に前記第２の層が形成
された開口部とを備えたことを特徴とするＭＯＳ型固体
撮像装置。
【請求項２】前記受光部は複数のマイクロレンズおよ
び複数のカラーフィルタの少なくとも一方を備え、前記
複数のマイクロレンズおよび前記複数のカラーフィルタ
は前記複数の光電変換素子の各々に対向するよう配置さ
れることを特徴とする請求項１記載のＭＯＳ型固体撮像
装置。
【請求項３】前記第１のＭＯＳ電界効果トランジスタ
のゲート電極と、前記第１の層とは、多結晶シリコンに
より構成され、前記第２の層と、前記導電性接続層とは、多結晶シリコ
ンまたは金属を含んで構成されていることを特徴とする
請求項１記載のＭＯＳ型固体撮像装置。
【請求項４】前記第２の層と、前記導電性接続層と
は、多結晶シリコン，タングステンシリサイド（ＷＳ
ｉ），タングステン（Ｗ）の少なくとも１種を含んで構
成されていることを特徴とする請求項３記載のＭＯＳ型
固体撮像装置。
【請求項５】前記絶縁膜は、二酸化シリコン（ＳｉＯ
₂）および酸化シリコン系材料の少なくとも一方により
構成されていることを特徴とする請求項１記載のＭＯＳ
型固体撮像装置。
【請求項６】前記受光部および前記周辺回路部と前記
絶縁膜との間に、シリコン窒化膜を有することを特徴と
する請求項１記載のＭＯＳ型固体撮像装置。
【請求項７】前記接続孔および前記開口部の内面は、
タングステン（Ｗ），窒化タングステン（ＷＮ），チタ
ン（Ｔｉ）および窒化チタン（ＴｉＮ）のうち少なくと
も１種により構成された密着層により覆われていること
を特徴とする請求項１記載のＭＯＳ型固体撮像装置。
【請求項８】前記光電変換素子は、フォトダイオード
であることを特徴とする請求項１記載のＭＯＳ型固体撮
像装置。
【請求項９】前記第１のＭＯＳ電界効果トランジスタ
または前記第２のＭＯＳ電界効果トランジスタを電気的
に分離するための素子分離膜を備え、前記導電性接続層は、前記素子分離膜および前記不純物
領域のうち少なくとも一方に対応する位置に形成された
ことを特徴とする請求項１記載のＭＯＳ型固体撮像装
置。
【請求項１０】前記素子分離膜は、ＬＯＣＯＳまたは
ＳＴＩにより形成されたものであることを特徴とする請
求項９記載のＭＯＳ型固体撮像装置。
【請求項１１】前記導電性接続層は、前記第１のＭＯ
Ｓ電界効果トランジスタの不純物領域に対応して形成さ
れた局所配線であることを特徴とする請求項１記載のＭ
ＯＳ型固体撮像装置。
【請求項１２】基板上に、第１のＭＯＳ電界効果トラ
ンジスタのゲート電極と第２のＭＯＳ電界効果トランジ
スタのゲート電極の第１の層とを形成する工程と、前記第１のＭＯＳ電界効果トランジスタのゲート電極に
対応する一対の不純物領域および前記第２のＭＯＳ電界
効果トランジスタのゲート電極に対応する他の一対の不
純物領域を形成することにより、前記第１のＭＯＳ電界
効果トランジスタの一対の不純物領域の一方を兼ねる光
電変換素子および前記第１のＭＯＳ電界効果トランジス
タを含む受光部と前記第２の電界効果トランジスタを含
む周辺回路部とを形成する工程と、前記周辺回路部および前記受光部を絶縁膜により覆う工
程と、前記絶縁膜の所定の位置に前記絶縁膜を貫通する接続孔
を形成するとともに、前記絶縁膜の前記第１の層に対応
する位置に前記絶縁膜を貫通する開口部を形成する工程
と、前記開口部内に前記第２のＭＯＳ電界効果トランジスタ
のゲート電極の第２の層を形成するとともに、前記接続
孔内に前記第２の層と同一の材料により導電性接続層を
形成する工程とを含むことを特徴とするＭＯＳ型固体撮
像装置の製造方法。
【請求項１３】前記第２の層および前記導電性接続層
を形成する工程において、エッチバック法および化学機
械研磨法の少なくとも一方を用いることを特徴とする請
求項１２記載のＭＯＳ型固体撮像装置の製造方法。
【請求項１４】前記第１のＭＯＳ電界効果トランジス
タのゲート電極と前記第１の層とを形成する工程を、多
結晶シリコンの反応性イオンエッチングにより行うこと
を特徴とする請求項１２記載のＭＯＳ型固体撮像装置の
製造方法。
【請求項１５】前記絶縁膜に前記貫通孔を形成する工
程を、反応性イオンエッチングにより行うことを特徴と
する請求項１２記載のＭＯＳ型固体撮像装置の製造方
法。
【請求項１６】前記第２の層と、前記導電性接続層と
を、多結晶シリコンまたは金属を含んで構成することを
特徴とする請求項１２記載のＭＯＳ型固体撮像装置の製
造方法。
【請求項１７】前記第２の層と、前記導電性接続層と
を、多結晶シリコン，タングステンシリサイド（ＷＳ
ｉ），タングステン（Ｗ）の少なくとも１種を含んで構
成することを特徴とする請求項１６記載のＭＯＳ型固体
撮像装置の製造方法。
【請求項１８】前記絶縁膜を、二酸化シリコンおよび
酸化シリコン系材料の少なくとも一方により構成するこ
とを特徴とする請求項１２記載のＭＯＳ型固体撮像装置
の製造方法。
【請求項１９】前記接続孔および前記開口部を形成す
る工程において、前記接続孔および前記開口部の内面
に、タングステン（Ｗ），窒化タングステン（ＷＮ），
チタン（Ｔｉ）および窒化チタン（ＴｉＮ）のうち少な
くとも１種により構成された密着層を形成することを特
徴とする請求項１２記載のＭＯＳ型固体撮像装置の製造
方法。
【請求項２０】前記光電変換素子としてフォトダイオ
ードを形成することを特徴とする請求項１２記載のＭＯ
Ｓ型固体撮像装置の製造方法。
【請求項２１】前記導電性接続層として、前記ゲート
電極とこのゲート電極に対応する前記不純物領域とを接
続する局所配線を形成することを特徴とする請求項１２
記載のＭＯＳ型固体撮像装置の製造方法。