KR20080089172A - 고체 촬상 소자 및 그 제조 방법 - Google Patents
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Abstract
에치백 처리에 의한 살리사이드 블록막의 능력 저하가 없고, 트랜지스터의 소스·드레인 주입을 균일하게 행하는 것이 가능한 고체 촬상 소자의 제조 방법을 제공한다.
게이트 전극(11, 21)의 측면에 형성된 사이드월(32, 33)을 마스크로 해서, 트랜지스터의 소스·드레인 영역(14, 24)을 형성한다. 그리고, 게이트 전극(11, 21), 사이드월(32, 33), 소스·드레인 영역(14, 24) 및, 수광 영역을 덮고, 수소 공급막(33)과 살리사이드 블록막(34)을 성막(成膜)한다. 실리사이드화 영역의 살리사이드 블록막(34)을 제거한 후, 금속막(38)을 형성해서 열처리를 행하고, 실리사이드화 영역의 게이트 전극(21) 및 소스·드레인 영역(24)의 상부에 금속 실리사이드막(25, 26)을 형성하는 것에 의해 고체 촬상 소자를 제조한다.
화소 영역, 로직 회로 영역, 게이트 전극, 게이트 절연막, n-영역, n+영역, 포토레지스트, 실리사이드층.
Description
본 발명은, 고체 촬상 소자 및 고체 촬상 소자의 제조 방법에 관한 것이다. 특히, CMOS 회로 영역에 고융점(高融点) 금속 실리사이드를 형성하고, 또한 화소 영역에 고융점 금속 실리사이드를 형성하지 않도록 한 고체 촬상 소자 및 그 제조 방법에 관한 것이다.
CMOS 고체 촬상 소자에서는, 광조사(光照射)에 의해 전하를 발생하는 화소 영역(포토다이오드)과, 이 수광 영역에서 발생한 전하를 신호로서 판독출력(讀出; read)하는 트랜지스터(MOS 트랜지스터)가 공통 기판에 설치되어 있다.
그리고, 화소내의 CMOS 트랜지스터에 실리사이드화하지 않는, 이른바 비(非)실리사이드화한 트랜지스터가 이용되고, 또 주변 회로의 MOS 트랜지스터에 실리사이드화한 트랜지스터가 이용되고 있다.
실리사이드화한 MOS 트랜지스터는, 폴리실리콘에 의한 게이트 전극의 표면 및 소스·드레인 영역의 표면에, 고융점 금속 실리사이드층을 형성하는 것에 의해 구성되어 있다.
또, 비실리사이드화한 MOS 트랜지스터는, 실리콘 질화막에 의한 살리사이드 블록막을 형성하는 것에 의해, 트랜지스터를 실리사이드화시키지 않도록 하고 있다.
그리고, 살리사이드 블록막 형성 공정후, 소스·드레인 주입(注入) 공정이 행해졌기 때문에, 실리사이드화한 트랜지스터와, 비실리사이드화한 트랜지스터에서는, 각각 다른 공정이 이용되고 있다(예를 들면, 특허 문헌 1, 특허 문헌 2 참조).
종래의 CMOS 고체 촬상 소자의 제조 방법에 대해서, 도 5∼도 7을 이용해서 설명한다.
또한, 도 5∼도 7에서는, 화소 영역 및 로직 회로 영역에 형성된 트랜지스터내의 복수(複數)의 전극으로부터, 예로서 각각 하나의 게이트 전극에 대해서만, 단면도(斷面圖)를 이용해서 설명한다.
우선, 반도체층(200)의 화소 영역(60) 위에, 게이트 절연막(62)을 거쳐서, 폴리실리콘막에 의한 화소 트랜지스터(Tr)의 게이트 전극(61)을 형성한다. 그리고, 로직 회로 영역(70) 위에, 게이트 절연막(72)을 거쳐서, 폴리실리콘막에 의한 회로 트랜지스터(Tr)의 게이트 전극(72)을 형성한다.
그리고, 도 5의 (a)에 도시하는 바와 같이, 반도체층(200)에, 각 게이트 전극(61, 71)을 마스크로 해서, n형 불순물, 예를 들면 인(P)을 이온 주입(ion injection)해서, 반도체층(200)에, LDD 구조의 n-영역(65, 75)을 형성한다.
다음에, 로직 회로 영역(70) 및 화소 영역(60)에, 산화 실리콘에 의한 HTO(High Temperature Oxide)막(50)을 형성하고, 또한 이 HTO막(50) 위에, 실리콘 질화막으로서 감압(減壓) CVD법에 의해 형성한 SiN막(LP-SiN막)(51)에 의한 살리사이드 블록막을 성막(成膜)한다. 그리고, 도 5의 (b)에 도시하는 바와 같이, LP-SiN막(51) 위로부터 화소 영역(60)측을 포토레지스트(63)로 피복한다.
다음에, 화소 영역(60)측을 포토레지스트(63)로 피복한 후, 로직 회로 영역(70)의 살리사이드 블록막을 에치백 처리한다. 이것에 의해, 도 5의 (c)에 도시하는 바와 같이, 게이트 전극(71)의 측면에, HTO막(50)과 LP-SiN막(51)으로 이루어지는, 사이드월(52)을 형성한다.
다음에, 도 6의 (d)에 도시하는 바와 같이, 포토레지스트(63)를 박리한 후, 화소 영역(60)과 로직 회로 영역(70)의 전면(全面)을 HTO막(53)으로 피복한다. 그리고, 이 HTO막(53)을 에치백 처리한다.
이것에 의해, 도 6의 (e)에 도시하는 바와 같이, 로직 회로 영역(70)의 게이트 전극(71)의 측면에 HTO막(50), LP-SiN막(51) 및, HTO막(53)의 3층으로 이루어지는 살리사이드 블록막(54)을 형성한다.
또, 화소 영역(60)에는, HTO막(50)과 LP-SiN막(51)이 화소 영역(60)의 전면에 남은 상태로, HTO막(50), LP-SiN막(51), HTO막(53)으로 이루어지는 살리사이드 블록막(55)을 형성한다.
다음에, 도 6의 (f)에 도시하는 바와 같이, 화소 영역(60)을 포토레지스트(64)로 피복한 후, 로직 회로 영역(70)의 살리사이드 블록막(54)을 마스크로 해서, n형 불순물, 예를 들면 인(P)을 이온 주입해서 반도체층(200)에 n형 고불순물 농도 영역(n+영역)(76)을 형성한다.
이 때, 화소 영역(60)은, 포토레지스트(64)에 의해서, n형 불순물이 주입되지 않는다.
또, 이 공정후, 포토레지스트(64)를 제거한다.
다음에, 도 7의 (g)에 도시하는 바와 같이, 로직 회로 영역(70)을 포토레지스트(73)로 피복한 후, 화소 영역(60)의 HTO막(53)을 마스크로 해서, n형 불순물, 예를 들면 인(P)을 이온 주입해서, 반도체층(200)에 n형 고불순물 농도 영역(n+영역)(66)을 형성한다. 도 7의 (g)에 도시하는 이온 주입에서는, 화소 영역(60)에 대해서, HTO막(50)과 LP-SiN막(51) 너머로(越; through), n형 불순물이 주입된다. 이 때문에, 화소 영역(60)에의 이온 주입의 주입(打入; implantation) 에너지는, 상술한 로직 회로 영역(70)에서, n+영역(76)을 형성하는 경우보다도 큰 에너지로 주입할 필요가 있다.
이 때, 로직 회로 영역(70)은, 포토레지스트(73)에 의해서, n형 불순물이 주입되지 않는다.
다음에, 도 7의 (h)에 도시하는 바와 같이, 포토레지스트(73)를 박리한 후, 화소 영역(60)과 로직 회로 영역(70)의 전면에, 고융점 금속막(56)을 형성한다.
다음에, 실리콘과 고융점 금속과의 반응 처리를 행하는 것에 의해, 로직 회로 영역(70)의 게이트 전극(71)의 표면 및, n+영역(76)의 표면에 고융점 금속 실리사이드층(77, 78)을 형성한다.
그리고, 도 7의 (i)에 도시하는 바와 같이, 잉여(餘剩) 고융점 금속막(56)을 박리하는 것에 의해, 실리사이드화되어 있지 않은 화소 영역(60)과, 실리사이드화 된 로직 회로 영역(70)이 형성된다.
[특허 문헌 1] 일본 특개(特開) 제2004-127957호 공보
[특허 문헌 2] 일본 특개 제2005-174968호 공보
그렇지만, 상술한 공정과 같이, 실리사이드화되지 않는 화소 영역(60)과, 실리사이드화되는 로직 회로 영역(70)을 형성한 경우, 각각 다른 공정에서 이온 주입을 행할 필요가 있기 때문에, 공정수가 증가해 버린다.
또, 상술한 공정에서는, 화소 영역(60)에서 HTO막(50) 및 LP-SiN막(51)을 성막한 후, 소스·드레인 주입 공정을 행하고 있다.
이 때문에, HTO막(50) 및 LP-SiN막(51) 너머로 소스·드레인 주입이 행해져서, 균일한 주입을 행할 수가 없었다.
또한, 상술한 공정에서는, LP-SiN막(51)을 성막한 후, HTO막(53)을 성막 및 에치백해서 살리사이드 블록막(54)을 형성하고 있다. 그러나, 이 경우 HTO막(53)을 에치백할 때에, LP-SiN막(51)이 대미지를 받아서, LP-SiN막(51) 및 그 아래의 HTO막(50)에 결손(defects)이 생기는 일이 있다. 이것에 의해, 결손 부분에서 비실리사이드화 영역이 실리사이드화한다고 하는 문제가 생긴다.
또, 도 7의 (i)에 도시한 구성의 화소 영역(60)에서는, 살리사이드 블록막의 질화막으로서 LP-SiN막(51)을 사용하고 있다. 그러나, LP-SiN막(51)은, 수소 공급 저해가 있기 때문에, 고체 촬상 소자의 수광 영역에서, 댕링본드에 의한 결 함(defects)에 수소를 공급하는 것에 의해서 종단화(終端化)시켜서, 결함에 의한 영향을 저감시킬 수가 없다.
따라서, 도 8에 도시하는 바와 같이, LP-SiN막(51) 및 HTO막(50)을, 수광 영역(57)에서 부분적으로 박리하는 것에 의해 개구부를 형성하고, 수소 공급 능력을 가지는 자외선 광원에 의한 플라즈마 CVD법으로 성막한 실리콘 질화막(UV-SiN막)(58)으로 화소 영역(60)을 덮고 있다.
그러나, LP-SiN막(51) 및 HTO막(50)을 부분적으로 박리하는 것에 의해서 개구부를 형성하는 공정과, UV-SiN막(58)을 성막하는 공정을, 전술한 공정과는 따로 설치하지 않으면 안되고, 공정수가 증가하게 된다.
또, UV-SiN막을 살리사이드 블록막으로서 이용하는 경우에는, 가공성이나, 살리사이드 블록막으로서의 능력에 문제가 있다.
또, 도 9에 도시하는 바와 같은, 정전 파괴(靜電破壞)에 대한 확산 저항(59)을, 로직 회로 영역(70)의 I/O셀 내에 형성하는 경우, 상술한 공정에서는, HTO막(50) 및 LP-SiN막(51)이, 불순물의 이온 주입의 물리적인 저해로 된다.
이와 같은 구성의 I/O셀에서는, 트랜지스터의 게이트에 가해지는 전압을 억제하는 확산 저항(59)은, 실리사이드화시키지 않기 위해, 표면에 살리사이드 블록막을 형성할 필요가 있다. HTO막(50) 및 LP-SiN막(51) 너머로 이온 주입을 행하지 않으면 안되어, 균일한 주입을 행하는 것이 곤란했다.
이 때문에, 생성되는 확산 저항(59)에는, 저항 소자로서의 편차(variation)가 발생하고 있었다.
상술한 문제의 해결을 위해, 본 발명에서는, 에치백 처리에 의한 살리사이드 블록막의 능력 저하를 없애고, 살리사이드 블록막을 개구하지 않고 수소 공급을 가능하게 하고, 또 이온 주입을 균일하게 행하는 것을 가능하게 하는 구성의 고체 촬상 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 고체 촬상 소자는 광조사에 의해 전하를 발생하는 수광부와, 트랜지스터의 소스·드레인 영역이 반도체층에 형성되고, 수광부를 포함하고, 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 실리사이드화되어 있지 않은 비실리사이드화 영역과, 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 적어도 실리사이드화되어 있는 실리사이드화 영역을 가지고, 비실리사이드화 영역에서는, 트랜지스터의 게이트 전극의 측벽에 사이드월이 형성되고, 반도체층, 게이트 전극과 사이드월을 덮어 수소 공급막이 형성되며, 수소 공급막 위에, 실리사이드화를 저지하는 살리사이드 블록막이 형성되고, 실리사이드화 영역에서는, 트랜지스터의 게이트 전극의 측면에 사이드월이 형성되고, 수소 공급막 및 살리사이드 블록막이 형성되어 있지 않은 것을 특징으로 한다.
본 발명의 고체 촬상 소자의 제조 방법은, 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 적어도 실리사이드화되어 있는 실리사이드화 영역과, 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 실리사이드화되어 있지 않은 비실리사이드화 영역을 가지는 고체 촬상 소자의 제조 방법으로서, 반도체층 위에 게이트 전극을 형성하는 공정과, 반도체층 및 게이트 전극을 덮어 절연막을 형 성하는 공정과, 절연막을 에칭해서, 게이트 전극의 측면에 사이드월을 형성하는 공정과, 게이트 전극 및 사이드월을 마스크로 해서, 반도체층에 소스·드레인 영역을 형성하는 공정과, 게이트 전극, 사이드월, 소스·드레인 영역 및, 반도체층에 형성된 광조사에 의해 전하를 발생하는 수광 영역을 덮어, 수소 공급막을 형성하는 공정과, 수소 공급막 위에 살리사이드 블록막을 형성하는 공정과, 비실리사이드화 영역을 제외하고, 수소 공급막 및 살리사이드 블록막을 제거하는 공정과, 기판 위에 금속막을 형성한 후, 열처리를 행하고, 금속막과 실리콘과의 반응에 의해, 실리사이드화 영역의 게이트 전극의 상부와 소스·드레인 영역의 상부를 실리사이드화해서 금속 실리사이드막을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명의 고체 촬상 소자에 의하면, 수소 공급막 위에 살리사이드 블록막이 형성된 비실리사이드화 영역과, 수소 공급막 및 살리사이드 블록막이 형성되어 있지 않은 실리사이드화 영역이 구성되어 있다.
그리고, 비실리사이드화 영역에서, 반도체층 위에 수소 공급막을 형성하는 것에 의해, 반도체층의 수광 영역에 수소 공급막의 계면으로부터 수소를 공급할 수가 있다. 이 때문에, 고체 촬상 소자의 제조시에, 반도체층의 수광 영역에서, 댕링본드에 의한 결함을 수소의 공급에 의해 종단화시켜서, 흰점(白点; white spot)의 증가 등의 결함에 의한 영향을 저감시킬 수가 있다.
그리고, 상기 수소 공급막 위에 살리사이드 블록막이 형성되어 있는 것에 의해, 비실리사이드화 영역의 실리사이드화를 안정하게 방지할 수가 있다.
본 발명의 고체 촬상 소자의 제조 방법에 의하면, 절연막을 에칭해서 사이드 월을 형성한 후, 게이트 전극 및 사이드월을 마스크로 해서, 소스·드레인 영역을 형성하는 공정, 즉 예를 들면 이온 주입을 행한다. 이 때문에, 절연막 너머로 이온 주입을 행할 필요가 없고, 반도체층에 직접 이온 주입을 행할 수가 있다.
따라서, 이온 주입의 편차를 저감할 수가 있고, 소스·드레인 영역을 균일하게 생성할 수가 있다.
또한, 상술한 소스·드레인 영역을 형성한 후에, 반도체층 위에 수소 공급막을 성막한 후, 이 수소 공급막 위에 살리사이드 블록막을 성막한다.
이 때문에, 반도체층의 수광 영역의 댕링본드에, 수소 공급막으로부터 수소를 공급할 수가 있고, 수광 영역에서 살리사이드 블록막에 개구부를 설치하지 않고, 수소 공급막으로부터의 수소에 의해서, 댕링본드를 종단화시킬 수가 있다.
또, 살리사이드 블록막을 형성한 후의 공정에서, 에치백 처리 등을 행하지 않는다. 이 때문에, 살리사이드 블록막에의 결손을 방지해서, 살리사이드 블록막의 능력이 저하하지 않는다.
본 발명에 의하면, 소스·드레인 영역의 이온 주입을 질화막 너머가 아니라, 직접 반도체층에 행하는 것에 의해, 균일한 소스·드레인 영역을 형성할 수가 있다. 또, 수소 공급에 의해 댕링본드를 종단화시키는 것에 의해, 화소 바로위의 결함을 저감할 수 있다. 또한, 살리사이드 블록막의 결손을 방지하는 것에 의해, 살리사이드 형성 공정을 안정하게 행할 수가 있다.
본 발명의 실시형태에 대해서, 도면을 이용해서 설명한다.
도 1은, 본 실시형태의 고체 촬상 소자의 개략을 도시하는 단면도이다.
도 1에 도시하는 고체 촬상 소자는, 반도체층(100)에, 화소 영역(10) 및 로직 회로 영역(20)이 형성되어 있다.
또한, 도 1에서는, 화소 영역(10) 및 로직 회로 영역(20)에 형성된 복수의 트랜지스터내의 전극으로부터, 예로서 각각 하나의 게이트 전극을 이용해서 설명한다. 단, 화소 영역(10) 및 로직 회로 영역(20)에 형성되는 트랜지스터의 수(數)는 특별히 한정되지 않고, 필요에 따라서 2개 또는 3개 이상의 트랜지스터를 형성할 수가 있다.
화소 영역(10)에서, 반도체층(100) 위에는, 게이트 절연막(12)을 거쳐서, 폴리실리콘 등에 의한 게이트 전극(11)이 형성되어 있다.
게이트 전극(11) 주위의 반도체층(100)에는, n형의 저불순물 농도 영역(n-영역)(13)이 형성되어 있다. 또한, n-영역(13) 주위에 n형의 고농도 불순물 영역(n+영역)(14)이 형성되는 것에 의해, LDD 구조의 소스·드레인 영역이 형성되어 있다.
또, 반도체층(100)에는, 포토다이오드에 의한 수광 영역(36)이 형성되어 있다.
게이트 전극(11)의 측벽에는, HTO(High Temperature Oxide)막으로 이루어지는 사이드월(33) 및, 사이드월(33) 위에 감압 CVD법에 의해서 형성된 SiN(LP-SiN)막으로 이루어지는 사이드월(32)에 의한, 2층 구조의 사이드월이 형성되어 있다.
그리고, 게이트 전극(11), 소스·드레인 영역(13, 14), 사이드월(32, 33), 수광 영역(36) 및, 반도체층(100)을 덮고, 수소 공급막으로서 자외선 광원에 의한 플라즈마 CVD법으로 성막한 실리콘 질화막(UV-SiN막)(34)이 형성되어 있다. 또한, UV-SiN막(34) 위에, 살리사이드 블록막으로서 LP-SiN막(35)이 형성되어 있다.
수소 공급막으로서 수광 영역(36)을 덮어 형성되는 UV-SiN막(34)은, 수광 영역(36)의 댕링본드에 수소를 공급하는 작용을 가진다. 이 때문에, UV-SiN막(34)으로부터 수광 영역(36)에 수소를 공급하고, 댕링본드를 종단화시킬 수가 있다.
또, LP-SiN막(35)에 의한 살리사이드 블록막이, 화소 영역(10)을 포함하는 고융점 금속 실리사이드층을 형성하지 않는 영역(비실리사이드화 영역)의, 전면을 덮어서 형성되어 있다. 그리고, 이 살리사이드 블록막에 의해, 비실리사이드화 영역에서, 고융점 금속에 의한 실리사이드층의 형성을 방지할 수가 있다.
한편, 로직 회로 영역(20)에서, 반도체층(100) 위에는, 게이트 절연막(22)을 거쳐서, 폴리실리콘 등에 의한 게이트 전극(21)이 형성되어 있다.
게이트 전극(21) 주위의 반도체층(100)에는, n형의 저불순물 농도 영역(n-영역)(23)이 형성되어 있다. 또한, n-영역(23) 주위에 n형의 고농도 불순물 영역(n+영역)(24)이 형성되는 것에 의해, LDD 구조의 소스·드레인 영역이 형성되어 있다.
그리고, 게이트 전극(21)의 측벽에는, HTO(High Temperature Oxide)막으로 이루어지는 사이드월(33) 및, 사이드월(33) 위에 감압 CVD법에 의해서 형성된 SiN(LP-SiN)막으로 이루어지는 사이드월(32)에 의한, 2층 구조의 사이드월이 형성되어 있다. 또, 사이드월(32)의 하부 및, 사이드월(32)과 게이트 전극(21) 사이에서의 사이드월(33)의 단부(端部; edge)에 설치된 인입부(引入部; offset part)에, UV-SiN막(34)이 형성되어 있다.
또, 게이트 전극(21)의 표면 및, 소스·드레인 영역의 n+영역(24)의 표면에는, 예를 들면 코발트 등의 고융점 금속에 의한, 고융점 금속 실리사이드층(25, 26)에 의한 실리사이드화 영역이 형성되어 있다.
상술한 바와 같이, 수소 공급막 위에 살리사이드 블록막이 형성된 비실리사이드화 영역과, 수소 공급막 및 살리사이드 블록막이 형성되어 있지 않은 실리사이드화 영역에 의해서, 고체 촬상 소자가 구성되어 있다.
그리고, 비실리사이드화 영역인 화소 영역(10)의 수광 영역(36) 위에, 수소 공급막으로서 UV-SiN막(34)이 형성되어 있다. 이 때문에, 고체 촬상 소자에 있어서, 반도체층(100)의 수광 영역(36)에서, 댕링본드에 의한 결함을 수소의 공급에 의해 종단화시켜서, 흰점의 증가 등의 결함에 의한 영향을 저감시킬 수가 있다.
또, 비실리사이드화 영역에서는, UV-SiN막(34)으로 이루어지는 수소 공급막 위에, LP-SiN막(35)으로 이루어지는 살리사이드 블록막이 형성되어 있다.
UV-SiN막은, 살리사이드 블록막으로서의 능력이 낮기 때문에, 살리사이드 블록막으로서 UV-SiN막을 이용하면 비실리사이드화 영역이 실리사이드화해 버리는 일이 있다. 이것에 대해서, LP-SiN막은, 살리사이드 블록막으로서의 능력이 높기 때문에, 비실리사이드화 영역이 실리사이드화하는 것을 안정되게 방지할 수가 있다.
또, 비실리사이드화 영역의 화소 영역(10) 및, 실리사이드화 영역의 로직 회로 영역(20)은, HTO막(33) 및 LP-SiN막(32)으로 이루어지는 2층에 의해서, 동일한 구조의 사이드월이 형성되어 있다. 이 때문에, 화소 영역(10)과, 로직 회로 영 역(20)에서, 트랜지스터의 디바이스 파라미터를 공통화하는 것에 의해, 디바이스 구조를 공통화한 소스·드레인 영역이 형성된다.
다음에, 상술한 본 실시형태의 고체 촬상 소자의 제조 방법에 대해서, 도 2∼도 4를 이용해서 설명한다.
또한, 도 2∼도 4에서는, 화소 영역 및 로직 회로 영역에 형성된 복수의 트랜지스터내의 전극으로부터, 예로서 각각 하나의 게이트 전극에 대해서만, 단면도를 이용해서 설명한다.
우선, 반도체층(100)의 화소 영역(10) 위에, 게이트 절연막(12)을 거쳐서, 폴리실리콘막에 의한 화소 트랜지스터(Tr)의 게이트 전극(11)을 형성한다. 그리고, 반도체층(100)의 로직 회로 영역(20) 위에, 게이트 절연막(22)을 거쳐서, 폴리실리콘막에 의한 회로 트랜지스터(Tr)의 게이트 전극(21)을 형성한다.
그리고, 반도체층(100)에, 각 게이트 전극(11, 21)을 마스크로 해서, n형 불순물, 예를 들면 인(P)을 이온 주입해서, 화소 영역(10)과 로직 회로 영역(20)에, LDD 구조의 n-영역(13, 23)을 형성한다.
이것에 의해, 도 2의 (a)에 도시하는 바와 같이, 화소 영역(10)의 반도체층(100)에, 게이트 절연막(12), 게이트 전극(11), n-영역(13)이 형성되고, 로직 회로 영역(20)에 게이트 절연막(22), 게이트 전극(21), n-영역(23)이 형성된다.
또한, 도시하지 않지만 CMOS 로직 회로의 p채널 MOS 트랜지스터 형성 영역에는, 선택적으로 LDD 구조의 p-영역을 형성한다.
다음에, 도 2의 (b)에 도시하는 바와 같이, 화소 영역(10) 및 로직 회로 영 역(20)의 전면에, 실리콘 산화막으로서 HTO막(30)을 성막하고, 또한 HTO막(30) 위에 실리콘 질화막으로서 LP-SiN막(31)을 성막한다.
다음에, 도 2의 (c)에 도시하는 바와 같이, 화소 영역(10) 및 로직 회로 영역(20)에 형성한 LP-SiN막(31)을 이방성(異方性) 에칭에 의해 에치백 처리하고, LP-SiN막(31)에 의한 사이드월(32)을 형성한다. 이 때의 LP-SiN막(31)의 에치백 처리는, 예를 들면 RIE(Reactive Ion Etching) 등의 HTO막(30)과의 고(高)선택 에칭에 의해 행할 수가 있다.
다음에, 화소 영역(10) 및 로직 회로 영역(20)에 형성한 HTO막(30)을, 웨트 에칭에 의해서 제거한다. 이것에 의해, 도 3의 (d)에 도시하는 바와 같이, 게이트 전극(11, 21) 및 n-영역(13, 23)과, 사이드월(32) 사이에 사이드월(33)을 형성할 수 있다.
HTO막(30)의 웨트 에칭은, 희불산(希弗酸; dilute hydrofluoric acid)을 사용하는 것에 의해서, 반도체층(100)의 표면에의 대미지를 적게 할 수가 있다.
상술한 웨트 에칭시, HTO막(30)은, 반도체층(100)의 표면에 노출된 부분뿐만 아니라, LP-SiN에 의한 사이드월(32)의 하부에 형성되어 있는 HTO막(30)의 단부 및, 사이드월(32)과 게이트 전극(21) 사이에 형성되어 있는 HTO막(30)의 단부도 에칭된다.
이것에 의해, 게이트 전극(21)과 사이드월(32) 사이 및, n-영역(23)과 사이드월(32) 사이에 노출되어 있는 사이드월(33)의 단부가, 에칭되는 것에 의해, 인입부(28)가 형성된다.
다음에, 도 3의 (e)에 도시하는 바와 같이, 반도체층(100)에, 각 게이트 전극(11, 21) 및, 사이드월(32, 33)을 마스크로 해서, n형 불순물, 예를 들면 인(P)을 이온 주입해서, 반도체층(100)에 n형 고불순물 농도 영역(n+영역)(14, 24)을 형성한다.
이것에 의해, 반도체층(100)에서, n+영역(24)과 n-영역(23)에 의한 n채널 MOS 트랜지스터의 LDD 구조의 n형 소스·드레인 영역을 형성할 수가 있다.
또, 도시하고 있지 않지만, 선택적으로 p채널 MOS 형성 영역에 고농도의 p형 불순물 이온을 주입하고, p+영역과 p-영역에 의한 LDD 구조의 p형 소스·드레인 영역을 형성한다.
이 때, 화소 영역(10)과 로직 회로 영역(20)에서, 게이트 전극(11, 21)과 사이드월((32), 33)의 형상(形狀)을 동일하게 하고, 트랜지스터의 디바이스 파라미터를 공통화로 한다. 이것에 의해, 화소 영역(10)과 로직 회로 영역(20)의 소스·드레인 주입을 동시에 행할 수가 있다.
이와 같이, 본 실시형태의 방법에서는, 화소 영역(10)과 로직 회로 영역(20)을, 동일한 공정에서 소스·드레인 주입을 행할 수 있기 때문에, 공정수를 삭감할 수가 있다.
또, 화소 영역(10)에서의 소스·드레인 주입이, HTO막(30)이나 LP-SiN막(31) 등의 막너머로 행해지지 않기 때문에, 소스·드레인 영역의 편차를 저감할 수가 있다.
또, I/O셀 내에, 정전 파괴에 대해서 트랜지스터의 게이트에 가해지는 전압 을 억제하는 확산 저항(59)(도 9 참조)을 제작하는 경우, 이 공정에서, 확산 저항(59)에 불순물의 이온 주입을 행할 수가 있다.
도 3의 (e)에 도시하는 바와 같이, HTO막(30)이나 LP-SiN막(31)은, 게이트 전극(11, 21)의 측면에 형성되는 사이드월(32, 33)을 제외하고, 모두 에칭된다.
이 때문에, 로직 회로 영역(20)내의 I/O셀에서도, 확산 저항(59)에의 이온 주입을 물리적으로 저해하는 살리사이드 블록막이 존재하지 않는다.
이와 같이, 확산 저항(59)에 살리사이드 블록막이 존재하지 않기 때문에, 확산 저항(59)에의 이온 주입을 막너머로 행할 필요가 없다. 따라서, 확산 저항(59)에의 이온 주입을 균일하게 행할 수가 있다.
다음에, 도 3의 (f)에 도시하는 바와 같이, 화소 영역(10) 및 로직 회로 영역(20)의 전면에, 수소 공급막으로서 UV-SiN막(34)을 성막한다. 그리고, UV-SiN막(34) 위에, 살리사이드 블록막으로서 LP-SiN막(35)을 성막한다.
UV-SiN막(34)은, 반도체층에 형성되고, 광조사에 의해 전하를 발생하는 수광 영역(36)(도 1 참조)에서의 댕링본드에, 수소를 공급하기 위한 수소 공급막으로서 작용한다. 이 때문에, 반도체층(100) 위에 UV-SiN막(34)을 형성하는 것에 의해, UV-SiN막(34)으로부터 수광 영역에 수소를 공급하고, 댕링본드를 종단화시켜서, 결함에 의한 흰점 등의 영향을 저감할 수가 있다.
또, UV-SiN막(34) 위에 형성되는 LP-SiN막(35)은, 살리사이드 블록막으로서 작용한다.
그리고, UV-SiN막(34) 위에, LP-SiN막(35)을 형성하는 것에 의해, 살리사이 드 블록 능력과, 가공성을 향상시킬 수가 있다.
또한, 살리사이드 블록막으로서는, LP-SiN막(35) 이외에, 실리콘 산화막을 사용할 수도 있다. 단, 이 살리사이드 블록막은, 포토다이오드 위에도 형성되기 때문에, 실리콘 산화물을 사용하면, 포토다이오드와 살리사이드 블록막과 굴절률의 관계로, 반사율이 커져 버린다. 이 때문에, 실리콘 질화물을 살리사이드 블록막으로서 사용하는 것이 바람직하다.
또, 수소 공급막으로서는, 수소 공급이 가능하면, UV-SiN막 이외에도 사용할 수가 있다.
다음에, 도 4의 (g)에 도시하는 바와 같이, 화소 영역(10) 등의 실리사이드화하지 않는 영역을 포토레지스트(15)로 덮은 후, 로직 회로 영역(20) 등의 실리사이드화하는 영역의 UV-SiN막(34)과 LP-SiN막(35)을 에칭한다.
이 때, 로직 회로 영역(20)의 인입부에, UV-SiN막(34)이 잔존한다.
다음에, 화소 영역(10)의 포토레지스트(15)를 박리한 후, 도 4의 (h)에 도시하는 바와 같이, 고융점 금속막(38), 예를 들면 코발트(Co)막을 성막한다.
그리고, 실리콘과 고융점 금속과의 반응 처리를 행하는 것에 의해, 로직 회로 영역(20)의 게이트 전극(11)의 표면 및, n형 고불순물 농도 영역(24)의 표면에 고융점 금속 실리사이드층(25, 26)(도 3의 (i) 참조)을 형성한다.
이 때, 화소 영역(10) 등의 비실리사이드화 영역은, LP-SiN막(35)에 의한 살리사이드 블록막에 의해서 전면이 덮여 있다. 그리고, LP-SiN막(35)은, 성막한 후 에치백 처리 등이 행해지고 있지 않기 때문에, LP-SiN막(35)의 살리사이드 블록막 으로서의 능력을 저하시키는 결손을 일으키고 있지 않다.
이 때문에, LP-SiN막(35)에 의한 실리사이드 블록막에 의해서, 상술한 실리사이드화 공정에서, 비실리사이드화 영역을 안정하게 보호할 수가 있다.
다음에, 잉여 고융점 금속막(38)을 박리하는 것에 의해, 도 4의 (i)에 도시하는 바와 같이, 실리사이드화되어 있지 않은 화소 영역(10)을 가지는 비실리사이드화 영역과, 실리사이드화된 로직 회로 영역(20)을 가지는 실리사이드화 영역이 형성되고, CMOS 고체 촬상 소자가 형성된다.
또한, 상술한 고체 촬상 소자에서, 상술한 로직 회로 영역은, 표면이 실리사이드화된 게이트 전극 및 소스·드레인 영역 등으로 이루어지는 실리사이드화 영역에 부가해서, 표면에 금속 실리사이드가 형성되어 있지 않은 영역을 포함시켜서 구성할 수도 있다.
상술한 실시형태에서는, 화소 영역(10)과 로직 회로 영역(20)에서, 게이트 전극(11, 21)과 사이드월(32, 33)의 형상을 동일(同一)하게 하는 것에 의해서, 소스·드레인 주입을 한번의 공정으로 행하고 있다. 그러나, 화소 영역(10)과 로직 회로 영역과의 디바이스 파리미터를 공통화하지 않는 경우에는, 소스·드레인 주입을 각각 다른 공정으로 해서 행할 수도 있다.
예를 들면, 우선 화소 영역(10)의 소스·드레인 영역을 형성하는 부분을 제외하고 포토레지스트에 의해서 피복한다. 그리고, 소스·드레인 주입을 행하는 것에 의해, 화소 영역(10)에 n+영역(14)을 형성한다. 그리고, 소스·드레인 영역 이외를 덮는 포토레지스트를 박리하는 것에 의해서, 화소 영역(10)에 소스·드레인 영역을 형성한다.
다음에, 로직 회로 영역(20)의 소스·드레인 영역을 형성하는 부분을 제외하고 포토레지스트에 의해서 피복한다. 그리고, 소스·드레인 주입을 행하는 것에 의해, 로직 회로 영역(20)에 n+영역(24)을 형성한다. 그리고, 소스·드레인 영역 이외를 덮는 포토레지스트를 박리하는 것에 의해서, 로직 회로 영역(20)에 소스·드레인 영역을 형성한다.
이와 같은 공정에 의해서, 화소 영역(10) 및 로직 회로 영역(20)에 소스·드레인 주입을 행하고, n+영역(14, 24)을 형성할 수가 있다.
또한, 본 발명에서, 수광부나 트랜지스터의 소스·드레인 영역을 형성하는 반도체층은, 특별히 한정되는 것은 아니고, 반도체 기판, 반도체 기판 위에 형성된 반도체 에피택셜층, 절연 기판 위에 형성된 박막 반도체층 등, 여러 가지 구성이 가능하다.
또, 본 발명에서, UV-SiN막의 수소 공급막이나 LP-SiN막의 살리사이드 블록막 등의 막 두께, 사이드월이나 게이트 전극 등의 단면 구조는, 상술한 실시형태에 한정되지 않고, 임의(任意)의 크기로 설계할 수가 있다.
본 발명은, 상술한 구성에 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 그밖에 여러 가지 구성을 취할 수 있다.
도 1은 본 실시형태의 고체 촬상 소자를 설명하는 도면,
도 2의 (a)∼(c)는 본 실시형태의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 3의 (d)∼(f)는 본 실시형태의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 4의 (g)∼(i)는 본 실시형태의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 5의 (a)∼(c)는 종래의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 6의 (d)∼(f)는 종래의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 7의 (g)∼(i)는 종래의 고체 촬상 소자의 제조 방법을 설명하는 도면,
도 8은 종래의 수소 공급의 방법을 도시하는 도면,
도 9는 종래의 I/O셀 내의 확산 저항을 도시하는 도면.
[부호의 설명]
10, 60: 화소 영역, 20, 70: 로직 회로 영역, 11, 21, 61, 71: 게이트 전극, 12, 22, 62, 72: 게이트 절연막, 13, 23, 65, 75: n-영역, 14, 24, 66, 76: n+영역, 15, 63, 64, 73: 포토레지스트, 25, 26, 77, 78: 실리사이드층, 28: 인입부, 30, 50, 53: HTO막, 31, 35, 51: LP-SiN막, 32, 33, 52: 사이드월, 34, 58: UV-SiN막, 36, 57: 수광 영역, 38, 56: 고융점 금속막, 54, 55: 살리사이드 블록막, 58: 확산 저항, 100, 200: 반도체층.
Claims (10)
- 광조사(光照射)에 의해 전하를 발생하는 수광부(受光部)와, 트랜지스터의 소스·드레인 영역이 반도체층에 형성되고,상기 수광부를 포함하고, 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 실리사이드화되어 있지 않은 비(非)실리사이드화 영역과,트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 적어도 실리사이드화되어 있는 실리사이드화 영역을 가지고,상기 비실리사이드화 영역에서는,트랜지스터의 게이트 전극의 측벽에 사이드월이 형성되고,상기 반도체층, 상기 게이트 전극과, 상기 사이드월을 덮어 수소 공급막이 형성되고,상기 수소 공급막 위에, 실리사이드화를 저지하는 살리사이드 블록막이 형성되고,상기 실리사이드화 영역에서는,트랜지스터의 게이트 전극의 측면에 사이드월이 형성되고, 상기 수소 공급막 및 상기 살리사이드 블록막이 형성되어 있지 않은것을 특징으로 하는 고체 촬상 소자.
- 제1항에 있어서,상기 사이드월이, 상기 실리사이드화 영역과 상기 비실리사이드화 영역에서, 동일한 구조인 것을 특징으로 하는 고체 촬상 소자.
- 제1항에 있어서,상기 사이드월이, 상기 수소 공급막으로서의 실리콘 산화막과, 상기 살리사이드 블록막으로서의 실리콘 질화막과의 2층으로 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
- 제3항에 있어서,상기 실리콘 산화막이 HTO(High Temperature Oxide)막이며, 상기 실리콘 질화막이 감압(減壓) CVD법에 의해 형성한 SiN막인 것을 특징으로 하는 고체 촬상 소자.
- 트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 적어도 실리사이드화되어 있는 실리사이드화 영역과,트랜지스터의 소스·드레인 영역 및 게이트 전극의 표면이 실리사이드화되어 있지 않은 비실리사이드화 영역을 가지는 고체 촬상 소자의 제조 방법으로서,반도체층 위에 게이트 전극을 형성하는 공정과,상기 반도체층 및 상기 게이트 전극을 덮어서 절연막을 형성하는 공정과,상기 절연막을 에칭해서, 상기 게이트 전극의 측면에 사이드월을 형성하는 공정과,상기 게이트 전극 및 상기 사이드월을 마스크로 해서, 반도체층에 소스·드레인 영역을 형성하는 공정과,상기 게이트 전극, 상기 사이드월, 상기 소스·드레인 영역 및, 반도체층에 형성된 광조사에 의해 전하를 발생하는 수광 영역을 덮어, 수소 공급막을 형성하는 공정과,상기 수소 공급막 위에 살리사이드 블록막을 형성하는 공정과,상기 비실리사이드화 영역을 제외하고, 상기 수소 공급막 및 상기 살리사이드 블록막을 제거하는 공정과,기판 위에 금속막을 형성한 후, 열처리를 행하고, 상기 금속막과 실리콘과의 반응에 의해, 실리사이드화 영역의 상기 게이트 전극의 상부와 상기 소스·드레인 영역의 상부를 실리사이드화해서 금속 실리사이드막을 형성하는 공정으로 이루어지는것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제5항에 있어서,상기 게이트 전극을 덮어, 상기 절연막을 형성하는 공정에서, 게이트 전극을 덮어 실리콘 산화막을 형성하고, 상기 실리콘 산화막 위에 실리콘 질화막을 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제5항에 있어서,상기 실리사이드화 영역과 상기 비실리사이드화 영역에서, 상기 절연막을 에칭해서, 상기 사이드월을 동일한 구조로 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제5항에 있어서,상기 소스·드레인 영역을 형성하는 공정에서, 상기 실리사이드화 영역과 상기 비실리사이드화 영역에의 소스·드레인 주입을 동일한 조건에서 행하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제5항에 있어서,상기 수소 공급막을, 자외선 광원에 의한 플라즈마 CVD법으로 성막한 실리콘 질화막에 의해서 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
- 제5항에 있어서,상기 살리사이드 블록막을 감압 CVD법에 의해서 SiN막을 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
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