JP4284908B2 - Mos型固体撮像装置およびその製造方法 - Google Patents
Mos型固体撮像装置およびその製造方法 Download PDFInfo
- Publication number
- JP4284908B2 JP4284908B2 JP2001392455A JP2001392455A JP4284908B2 JP 4284908 B2 JP4284908 B2 JP 4284908B2 JP 2001392455 A JP2001392455 A JP 2001392455A JP 2001392455 A JP2001392455 A JP 2001392455A JP 4284908 B2 JP4284908 B2 JP 4284908B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- gate electrode
- film
- imaging device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、ビデオカメラ、スチルカメラ、監視カメラおよび車載カメラなどの画像入力装置、または、携帯電話などのモバイル機器に搭載されるカメラ機能として好適なMOS型固体撮像装置およびその製造方法に係り、特に、信号処理回路などの周辺回路と受光部とを同一の半導体基板上に混載するとともに周辺回路をCMOSFET(相補型MOS電界効果トランジスタ)を用いて構成したCMOSイメージセンサなどのMOS型固体撮像装置およびその製造方法に関する。
【0002】
【従来の技術】
従来より、民生用のデジタルスチルカメラまたは携帯電話等に用いる固体撮像装置として、CCD(Charge Coupled Device ;電荷結合デバイス)を用いたCCDイメージセンサ、MOS型固体撮像装置などが開発されている。MOS型固体撮像装置は、フォトダイオードなどの光電変換素子にスイッチング素子としてMOSFET(MOS電界効果トランジスタ)を接続したものである。このような固体撮像装置においては、近年、携帯性の面で小型化,軽量化,低消費電力化に関する要求が高まっており、これに応えるべく、従来、別チップで形成されていた信号処理回路や駆動回路などの付加機能装置を、周辺回路としてオンチップ(On chip )化する技術の開発が進められている。
【0003】
この技術開発で注目を集めているのがCMOSイメージセンサ(相補型MOSイメージセンサ)である(IEEE Trans. On Electron Devices, 44, 10 pp1689-1698 )。CMOSイメージセンサは、被写体の光情報を検出しデジタル信号として出力する受光部と、信号処理回路,駆動回路などの周辺回路とをオンチップ化し、通常のCMOS LSI(Large Scale Integrated Circuit)プロセス技術を用いて製造したMOS型固体撮像装置である。CMOSイメージセンサでは、周辺回路部はMOSFETにより構成され、汎用DRAM(Dynamic Random Access Memory),ロジック/DRAM混載デバイスなどのプロセスをそのまま流用して作製することが可能である。また、オンチップ化により、ビデオカメラ,デジタルスチルカメラ等において部品点数の削減による小型化、軽量化および低コスト化が実現される。さらに、周辺回路がCMOS構成であることから低消費電力化も可能で、最近では携帯電話などモバイル機器への搭載に向けて開発が行われている。
【0004】
従来、CMOSイメージセンサの製造プロセスは、例えば、図24および図25に示したように行われている。このCMOSイメージセンサ110は、例えばロジック/DRAM混載デバイスで用いられているゲート電極構造および作製方法をCMOSイメージセンサに流用して製造した場合の例であり、受光部110Aおよび周辺回路部110Bともにゲート電極を多結晶シリコン(Si)およびタングステンシリサイド(WSi)の積層構造とし、RIE(Reactive Ion Etching;反応性イオンエッチング)により形成している。なお、図24および図25において、二点鎖線の左側は受光部110A、右側は周辺回路部110Bを表している。
【0005】
まず、例えばn型シリコン(Si)よりなる基板111に例えばLOCOS(Local Oxidation of Silicon)技術により、例えば熱酸化シリコンよりなる例えば厚さ200nmの素子分離膜112を形成する。なお、LOCOSの代わりにSTI(Shallow Trench Isolation)などの分離方法を用いてもよい。その後、図24(A)に示したように、ウェル領域113を形成し、ゲート絶縁膜114を形成する。
【0006】
次いで、例えば厚さ100nmの多結晶シリコン膜115および例えば厚さ100nmの高温タングステンシリサイド膜116を順に成膜し、さらに図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極117のパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばRIEにより高温タングステンシリサイド膜116,多結晶シリコン膜115およびゲート絶縁膜114を選択的に除去し、ゲート電極117を形成する。その後、不純物の選択的注入により、図24(B)に示したように、不純物領域118を形成する。これにより、受光部110Aにはフォトダイオード119およびこのフォトダイオード119のスイッチング素子としてのMOSFET120Aを形成するとともに、周辺回路部110Bを構成するMOSFET120Bを形成する。フォトダイオード119はMOSFET120Aのソースを兼ねる。不純物領域118に注入される不純物は、NMOSFETの形成には例えばヒ素(As)、PMOSFETの形成には例えばホウ素(B)または二フッ化ホウ素(BF2 )などを用いる。
【0007】
さらに、例えばCVD(Chemical Vapor Deposition ;化学気相成長)法により、基板111の全面を被覆するように、例えば厚さ50nmのシリコン窒化膜121を形成する。シリコン窒化膜121の形成は、例えば、SiH2 Cl2 を流量50sccm、NH3 を流量200sccm,N2 を流量200sccmで供給し、圧力70PaのSiH2 Cl2 とNH3 とN2 との混合雰囲気とし、基板温度760℃にて行う。
【0008】
続いて、例えば厚さ1000nmのBPSG(Boro-Phospho Silicate Glass film)よりなる層間絶縁膜122を例えばCVD法により成膜する。層間絶縁膜122の形成は、例えば、O3 流量720mg/分、リン(P)流量120mg/分、ホウ素流量90mg/分、常圧、520℃にて行う。その後、例えばN2 雰囲気中において850℃で10分間リフロー処理を行い、さらにCMP(Chemical Mechanical Polishing ;化学機械研磨)により例えば400nm研磨し、図25(A)に示したように、層間絶縁膜122の表面を平坦化する。
【0009】
次いで、図示しないフォトレジスト層を形成し、このフォトレジスト層を接続孔(コンタクト)123のパターンに従って選択的に除去する。パターニングされたフォトレジスト層をマスクとして、例えばマグネトロンRIE装置を用いたコンタクトRIEにより、層間絶縁膜122およびシリコン窒化膜121を順次エッチング除去する。層間絶縁膜122のエッチングは、例えば、C4 F8 を流量8sccm、COを流量50sccm、Arを流量300sccm、O2 を流量5sccmで供給し、圧力6.2PaのC4 F8 とCOとArとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率30%にて行う。続いて、シリコン窒化膜121のエッチングは、例えば、CHF3 を流量40sccm、COを流量160sccm、O2 を流量14sccmで供給し、圧力6.2PaのCHF3 とCOとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率50%にて行う。こうして、直径0.55μmの円柱形の接続孔123を形成する。
【0010】
その後、フォトレジスト層を除去し、接続孔123の内面に金属よりなる密着層124を例えばスパッタ法により成膜する。密着層124は、例えば、以下のようにして形成する。まず、例えば、Arを流量35sccmで供給し、圧力0.52PaのAr雰囲気とし、投入電力8kW、300℃にて、例えば厚さ30nmのチタン(Ti)層を形成する。次に、例えば、N2 を流量42sccm、Arを流量21sccmで供給し、圧力0.78PaのN2 とArとの混合雰囲気とし、投入電力6kW、300℃で、例えば厚さ70nmの窒化チタン(TiN)層を形成する。チタン層および窒化チタン層を形成した後、例えばN2 雰囲気中で、650℃、圧力101325Pa(1atm)で30秒間ランプアニール処理を行う。
【0011】
その後、図25(B)に示したように、内面に密着層124が形成された接続孔123内に、例えばタングステン(W)よりなる接続プラグ125を形成する。まず、例えば厚さ600nmのタングステン層を例えば非選択CVD(ブランケットCVD)法により成膜する。成膜条件は、例えば、WF6 を流量40sccm、H2 を流量は400sccm、Arを流量2250sccmで供給し、圧力10.7kPaのWF6 とH2 とArとの混合雰囲気、成膜温度450℃とする。最後に、例えばマグネトロンRIE装置を用いたRIEにより、タングステン層の全面エッチバックを行う。
【0012】
このエッチバック工程は、接続プラグ125となるタングステン層のエッチングを行う第1ステップ、密着層124をエッチングする第2ステップ、およびオーバエッチングを行う第3ステップにより行われる。第1ステップのタングステン層のエッチングは、SF6 を流量110sccm、Arを流量90sccm、Heを流量5sccmで供給し、圧力45.5PaのSF6 とArとHeとの混合雰囲気とし、RF電源により出力275Wで行う。第2ステップの密着層124のエッチングは、Arを流量75sccm、Cl2 を流量5sccmで供給し、圧力6.5PaのArとCl2 との混合雰囲気とし、RF電源により出力250Wで行う。第3ステップのオーバーエッチングは、SF6 を流量20sccm、Arを流量10sccm、Heを流量1sccmで供給し、圧力32.5PaのSF6 とArとHeとの混合雰囲気とし、RF電源により出力70Wで行う。
【0013】
【発明が解決しようとする課題】
しかしながら、最近では受光部と周辺回路とを単にオンチップ化するだけでなく、オンチップ化されたCMOSイメージセンサでも高画質化,小型化および低消費電力化が求められるようになり、受光部(画素領域)の多画素化ないし微細化,および低消費電力化が必要とされている。例えば高画質化については、再生画像の画質劣化(白点欠陥や暗電流などによるいわゆる出力値の浮き)を抑制する目的で、MOSFETのゲート電極を多結晶シリコンよりなる単層構造としたCMOSイメージセンサが知られている。
【0014】
しかしながら、多結晶シリコンの単層構造のゲート電極は、受光部においては再生画像の画質劣化を抑制する効果があるものの、周辺回路部においてはゲート電極が低抵抗化されず、高速動作,多機能化,低消費電力化などに限界が生じてしまう。周辺回路部のゲート電極を低抵抗化するためには、図24および図25を参照して説明したように、従来の汎用DRAM(Dynamic Random Access Memory),ロジック/DRAM混載デバイスなどのプロセスに倣って、ゲート電極に、多結晶シリコンとタングステンシリサイド(WSi)膜との積層構造を採用することが考えられる。あるいは、ゲート電極に、昨今開発されているタングステン膜を使用したポリメタルゲート,ダマシン(Damascene )ゲートを使用することも可能である。なお、CCDを用いた撮像装置に関しても、ゲート電極を多結晶シリコンとシリサイドとの積層構造とすることによりゲート電極が低抵抗化され、転送効率向上が可能となることが知られている(例えば、特開平5−114617号公報、特開平5−315588号公報)。
【0015】
ただし、このようなゲート電極構造を受光部においても一律に採用すると、受光部において、多結晶シリコン単層構造のゲート電極により再生画像の画質劣化の抑制を図ることはできない。
【0016】
つまり、従来のCMOSイメージセンサ開発においては、高画質化要求と周辺回路の機能向上の要請とが相反しており、一方のために他方を犠牲にする結果となっている。もちろん、受光部と周辺回路部とでゲート電極構造の造り分けを行い、例えば、受光部では多結晶シリコンの単層構造のゲート電極、周辺回路部では多結晶シリコン膜とタングステンシリサイド膜との積層構造のゲート電極を用いることができればそれに越したことはない。従来、受光部と周辺回路部とでゲート電極を造り分ける最も容易なプロセスは、例えば、以下のように行われている。
【0017】
まず、図26(A)に示したように、基板111に素子分離膜112、ウェル領域113およびゲート絶縁膜114を形成し、基板111の全面に多結晶シリコン膜115とタングステンシリサイド膜116を順に成膜する。
【0018】
次いで、図26(B)に示したように、周辺回路部110Bをフォトレジスト膜141によりマスキングし、受光部110Aのタングステンシリサイド膜116をエッチングする。
【0019】
フォトレジスト膜141を除去した後、図27(A)に示したように、別のフォトレジスト膜142により受光部110Aをマスキングし、周辺回路部110Bのタングステンシリサイド膜116,多結晶シリコン膜115およびゲート絶縁膜114を順にエッチングし、積層構造のゲート電極117Bを形成する。
【0020】
フォトレジスト膜142を除去し、続いて、図27(B)に示したように、さらに別のフォトレジスト層143により周辺回路部110Bをマスキングし、受光部110Aの多結晶シリコン膜115をエッチングして、単層構造のゲート電極117Aを形成する。なお、工程順としては、図26(A)の工程に続いて図27(A)に示したゲート電極117Bの形成を行い、その後、図26(B)に示した受光部110Aのタングステンシリサイド膜116のエッチングを行うようにしてもよい。
【0021】
しかし、このような従来のゲート電極造り分けプロセスでは、図26(B)に示した受光部110Aのタングステンシリサイド膜116のエッチング工程において多結晶シリコン膜115が膜減りしてしまうという問題がある。これは、通常、タングステンシリサイド膜をエッチングする場合、素子分離膜112の段差を考慮するとともに画質向上のためにタングステンシリサイド膜116を完全にエッチングして除去する必要があるので、オーバーエッチングが必要となることによる。また、エッチングガスにCl2 やHBr等のハロゲンガスを使用することから、シリコンに対する選択比が確保できず、多結晶シリコン膜115を所望の膜厚で均一に残すことが非常に困難となるからである。
【0022】
さらに、上記のような従来のゲート電極造り分けプロセスでは、ゲート電極117A,117Bがエッチングやレジスト剥離(アッシング)で使用するプラズマに何度も曝されてしまうことから、P2 ID(Plasma Process Induced Damage )の影響によるゲート絶縁膜114の破壊など半導体素子の信頼性低下を招く虞もある。
【0023】
なお、CCDを用いた撮像装置に関して、CCDを含む画素部とMOS素子を含む周辺回路部とでゲート電極の膜厚を変える製造プロセスが提案されている(例えば、特開平7−211883号公報、特に図47参照)。この製造プロセスは、フォトレジストを用いたマスキングを用いる点では図26および図27と同様であるが、ゲート絶縁膜の破壊および多結晶シリコンの膜厚変化を防ぐため、シリコン窒化膜よりなる拡散・反応防止膜を設けるようにしている。
【0024】
すなわち、まず、基板上に、第1のゲート絶縁膜、多結晶シリコンよりなる第1の電極材料膜、シリコン窒化膜よりなる拡散・反応防止膜を順に形成する。その後、これらの膜の画素部以外の部分をエッチングにより除去し、周辺回路部の基板を露出させて、熱酸化により周辺回路部に第2のゲート絶縁膜を形成する。さらに、基板全面に多結晶シリコンよりなる第2の電極材料膜を形成し、所望の形状にパターニングして、画素部および周辺回路部それぞれのゲート電極を形成する。これにより、画素部のゲート電極は、第1の電極材料膜と第2の電極材料膜との間にシリコン窒化膜よりなる拡散・反応防止膜を挿入した積層構造となる一方、周辺回路部のゲート電極は第2の電極材料膜のみの単層構造となり、画素部のゲート電極の膜厚を周辺回路部のゲート電極よりも大きくすることができる。
【0025】
この製造プロセスでは、第1のゲート絶縁膜および第1の電極材料膜をシリコン窒化膜よりなる拡散・反応防止膜で覆うことにより、第2のゲート絶縁膜形成に伴う熱酸化工程,フォトレジスト塗布または除去,エッチング工程等に対して、第1のゲート絶縁膜および第1の電極材料膜(多結晶シリコン)の保護を図っている。しかしながら、このシリコン窒化膜は絶縁性であるので、第1の電極材料膜および第2の電極材料膜とを電気的に接続するための第3の電極材料膜の形成およびパターニングが必要になり、構成および工程が複雑になる。
【0026】
このように、従来では、受光部と周辺回路部とにおいてゲート電極を単層、積層構造とそれぞれ造り分けすることは困難であり、昨今のCMOSイメージセンサの開発は画質向上か、あるいは周辺回路の性能向上か、どちらかを選択することを余儀なくされている。
【0027】
本発明はかかる問題点に鑑みてなされたもので、その目的は、同一基板上で受光部には単層構造のゲート電極、周辺回路部には積層構造のゲート電極を高精度で作製し、簡単な工程および構成で受光部の高画質化と周辺回路部の性能向上とを両立させることができるMOS型固体撮像装置およびその製造方法を提供することにある。
【0028】
【課題を解決するための手段】
本発明によるMOS型固体撮像装置は、基板上にマトリクス状に配置された複数の光電変換素子、ならびに、この複数の光電変換素子の各々に対応して設けられるとともに単層構造のゲート電極およびこのゲート電極に対応する一対の不純物領域を有する第1のMOS電界効果トランジスタを備えた受光部と、少なくとも第1の層および第2の層を含む積層構造のゲート電極ならびにこのゲート電極に対応する他の一対の不純物領域を有する第2のMOS電界効果トランジスタを備えるとともに基板上の前記受光部の周辺に形成される周辺回路部と、第1のMOS電界効果トランジスタまたは第2のMOS電界効果トランジスタを電気的に分離するための素子分離膜と、周辺回路部および受光部を覆う絶縁膜と、受光部および周辺回路部と絶縁膜との間に設けられたシリコン窒化膜と、絶縁膜の素子分離膜に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通する接続孔と、この接続孔内に形成されるとともに第2の層と同一の材料により構成された導電性接続層と、絶縁膜の前記第1の層に対応する位置に設けられ絶縁膜およびシリコン窒化膜を貫通するとともに内部に第2の層が形成された開口部とを備え、第1のMOS電界効果トランジスタのゲート電極と、第1の層とは、多結晶シリコンにより構成され、第2の層と、導電性接続層とは、多結晶シリコンまたは金属を含んで構成されているものである。導電性接続層としては、MOS電界効果トランジスタのソースおよびドレインとなる不純物領域と上部金属配線層との接続プラグ、不純物領域上に裏打ちして不純物領域の低抵抗化を行う裏打ち配線(BMD;Buried Metal Diffusion)、または不純物領域とワード線との間を結ぶ局所配線などが含まれる。受光部は複数のマイクロレンズおよび複数のカラーフィルタの少なくとも一方を備え、複数のマイクロレンズおよび複数のカラーフィルタは複数の光電変換素子の各々に対向するように配置されていることが好ましい。第1のMOS電界効果トランジスタのゲート電極と第2のMOS電界効果トランジスタの第1の層とは多結晶シリコンにより構成され、第2の層と導電性接続層とは多結晶シリコンまたは金属を含んで構成されていることが、受光部における画質向上と周辺回路部における高速動作および性能向上とを両立させるという観点から好ましい。
【0029】
本発明によるMOS型固体撮像装置の製造方法は、基板上に、第1のMOS電界効果トランジスタのゲート電極と第2のMOS電界効果トランジスタのゲート電極の第1の層とを形成する工程と、第1のMOS電界効果トランジスタのゲート電極に対応する一対の不純物領域および第2のMOS電界効果トランジスタのゲート電極に対応する他の一対の不純物領域を形成することにより、第1のMOS電界効果トランジスタの一対の不純物領域の一方を兼ねる光電変換素子および第1のMOS電界効果トランジスタを含む受光部と第2の電界効果トランジスタを含む周辺回路部とを形成する工程と、周辺回路部および受光部を絶縁膜により覆う工程と、絶縁膜の所定の位置に絶縁膜を貫通する接続孔を形成するとともに、絶縁膜の第1の層に対応する位置に絶縁膜を貫通する開口部を形成する工程と、開口部内に第2のMOS電界効果トランジスタのゲート電極の第2の層を形成するとともに、接続孔内に第2の層と同一の材料により導電性接続層を形成する工程とを含むものである。
【0030】
本発明によるMOS型固体撮像装置では、同一の基板上に受光部と周辺回路部が形成され、受光部の第1のMOS電界効果トランジスタのゲート電極は単層構造、周辺回路部の第2の電界効果トランジスタのゲート電極は少なくとも第1の層および第2の層を含む積層構造であり、第2の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。また、第2の層は、受光部と周辺回路部とを覆う絶縁膜の第1の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第1の層と第2の層との電気的接続のために別の層を追加して設ける必要はない。
【0031】
本発明によるMOS型固体撮像装置の製造方法では、第1の電界効果トランジスタのゲート電極と第2の電界効果トランジスタの第1の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第2の層および導電性接続層を形成するようにしたので、第1の電界効果トランジスタの単層構造のゲート電極と第2の電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で同一の基板上に造り分けることができる。また、第1の電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜による膜減りの虞がなく、第1の電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【0032】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0033】
[第1の実施の形態]
図2は、本発明の第1の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサの概略構成を表している。このCMOSイメージセンサ10は、被写体の光情報を検出し電気信号として出力する光電変換素子としての複数のフォトダイオード19を有する受光部10Aを備えており、この受光部10Aと周辺回路部10Bとが同一の基板11上にオンチップ化されている。受光部10Aのフォトダイオード19は、基板11上にマトリクス状に配置されている。これらのフォトダイオード19は、白黒撮像の場合には各々1個の画素(ピクセル)を構成し、カラー撮像の場合には隣接する3個のフォトダイオード19により1個の画素を構成している。周辺回路部10Bは、例えば信号処理回路や駆動回路等を含んでおり、それぞれの回路は例えばCMOS構造のMOSFETにより構成されている。
【0034】
また、図3に示したように、このCMOSイメージセンサ10では、フォトダイオード19の各々に対向するように、カラーフィルタ26と、開口率向上のためのマイクロレンズ27とが設けられている。カラーフィルタ26は、例えば赤色フィルタ26R,緑色フィルタ26Gおよび青色フィルタ26Bがモザイク状あるいはデルタ状に配置された構成を有している。また、各フォトダイオード19の境界線に沿って、例えば黒色に染色された樹脂よりなる反射防止膜28が設けられている。カラーフィルタ26(26R,26G,26B)および反射防止膜28は、保護層29により互いに隔てられている。マイクロレンズ27の表面にはトップコート層30が形成されている。なお、カラーフィルタ26およびマイクロレンズ27は、画質向上のため両方設けることが好ましいが、いずれか一方を設けてもよく、または両方とも省略してもよい。
【0035】
図1は、受光部10Aの1個のフォトダイオード19と、周辺回路部10Bを構成する1個のMOSFETとについて、その構造を対比して表した断面図である。なお、図1において二点鎖線の左側は受光部10A、右側は周辺回路部10Bを表している。
【0036】
受光部10Aのフォトダイオード19の各々には、スイッチング素子としての第1のMOSFET20Aが接続されている。一方、周辺回路部10Bは、第2のMOSFET20Bにより構成されている。第1のMOSFET20Aおよび第2のMOSFET20Bは同一の基板11に形成されたウェル領域13に形成されており、隣接する第1のMOSFET20Aおよび第2のMOSFET20Bは、素子分離膜12により互いに分離されている。基板11は、半導体基板、例えばn型シリコン基板である。素子分離膜12は、例えば厚さが200nmであり、熱酸化シリコンにより構成されている。
【0037】
第1のMOSFET20Aは、例えば、単層構造を有するゲート電極17Aと、その両側に形成された一対の不純物領域18Aとを有している。フォトダイオード19は、第1のMOSFET20Aの不純物領域18Aの一方であるソースを兼ねている。ゲート電極17Aは、例えば、リン(P)などの不純物を含む多結晶シリコンにより構成されており、厚さは例えば100nmである。なお、ゲート電極17Aと基板11との間には、例えば厚さ8nmのゲート絶縁膜14が設けられている。
【0038】
第2のMOSFET20Bは、第1の層17B1および第2の層17B2の積層構造のゲート電極17Bと、その両側に形成された一対の不純物領域18Bとを有している。第1の層17B1は、ゲート電極17Aと同様、例えば、リンなどの不純物を含む多結晶シリコンにより構成されている。
【0039】
受光部10Aおよび周辺回路部10Bは、例えば絶縁膜22A,22Bにより覆われている。絶縁膜22A,22Bは、例えば二酸化シリコンまたはLP−TEOS(Low-Pressure Tetraethoxysilane)またはBPSGなどの酸化シリコン系材料により構成されている。絶縁膜22Aの厚さは例えば500nmであり、絶縁膜22Bの厚さは例えば500nmである。なお、絶縁膜22A,22Bの上には、図示しない上部配線層が配設されるとともに、図3に示したカラーフィルタ26,マイクロレンズ27,反射防止膜28,トップコート層30等が設けられるが、これらは図1では省略されている。
【0040】
絶縁膜22Aの所定の位置、例えば素子分離膜12の上には、絶縁膜22Aを貫通する接続孔23が形成されている。また、絶縁膜22Aの第1の層17B1に対応する位置には、絶縁膜22Aを貫通する開口部23Bが設けられている。接続孔23および開口部23Bの内面は、密着層24により覆われている。密着層24は、例えばタングステン,窒化タングステン,チタンまたは窒化チタンのうち少なくとも1種により構成されている。
【0041】
接続孔23内には、例えば図示しない上部配線層との電気的接続をとるための接続プラグとして、導電性接続層25が形成されている。開口部23B内には、ゲート電極17Bの第2の層17B2が形成されている。導電性接続層25と、第2の層17B2とは、同一の材料により構成されており、例えば、多結晶シリコンまたは金属を含んで構成されている。より具体的には、リンなどの不純物を含む多結晶シリコン,タングステンシリサイドあるいはタングステン,またはこれらの複合膜により構成されている。
【0042】
次に、図4ないし図8、ならびに先に説明した図1および図3を参照して、CMOSイメージセンサ10の製造方法について説明する。
【0043】
まず、図4(A)に示したように、例えばn型シリコン(Si)よりなる基板11に例えばLOCOS(Local Oxidation of Silicon)技術により、例えば熱酸化シリコンよりなる例えば厚さ200nmの素子分離膜12を形成する。その後、素子分離膜12をマスクとした不純物注入によりウェル領域13を形成する。不純物としては例えばB+ イオンを用い、例えば注入エネルギー850kev、ドーズ量5×1012ions/cm2 で拡散させる。
【0044】
次いで、図4(B)に示したように、基板11の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ8nmのゲート絶縁膜14を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ100nmの多結晶シリコン膜15を成膜する。
【0045】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極17A,17Bのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばRIEにより多結晶シリコン膜15およびゲート絶縁膜14を選択的に除去し、図5(A)に示したように、第1のMOSFET20Aのゲート電極17Aおよび第2のMOSFET20Bのゲート電極17Bの第1の層17B1を形成する。このエッチングは、例えばTCP(Transformer Coupled Plasma;登録商標)型エッチング装置を用い、Cl2 を流量70sccm、HBrを流量105sccm、O2 を流量10sccmで供給し、圧力1Pa(7.5mTorr)のCl2 とHBrとO2 との混合雰囲気とし、300Wの出力にて行う。終点検出(EPD)後、さらに30%のオーバーエッチングを行う。
【0046】
その後、図5(A)に示したように、不純物の選択的注入により、不純物領域18A,18Bを形成する。これにより、受光部10Aにはフォトダイオード19およびこのフォトダイオード19のスイッチング素子としてのMOSFET20Aを形成するとともに、周辺回路部10Bを構成するMOSFET20Bを形成する。フォトダイオード19はMOSFET20Aの不純物領域18Aの一方であるソースを兼ねる。不純物領域18A,18Bに注入される不純物は、NMOSFETの形成には例えばヒ素(As)、PMOSFETの形成には例えばホウ素(B)または二フッ化ホウ素(BF2 )などを用いる。
【0047】
さらに、図5(B)に示したように、基板11の全面を被覆するように、例えば厚さ550nmのLP−TEOSよりなる絶縁膜22Aと、例えば厚さ350nmのBPSGよりなる絶縁膜22Cとを、例えばCVD法により成膜し、リフロー処理を行う。絶縁膜22Aの形成は、例えば、N2 流量50mg/分、TEOS流量130mg/分、50Pa、700℃の条件にて行う。絶縁膜22Cの形成は、例えば、O3 流量720mg/分、リン流量120mg/分、ホウ素流量90mg/分、常圧、520℃の条件にて行う。また、リフロー処理は、例えば窒素(N2 )雰囲気中において850℃で10分間行う。
【0048】
続いて、図6(A)に示したように、CMPにより例えば400nm研磨し、絶縁膜22Aの表面を平坦化する。このCMP工程は、研磨液としてシリカ粒子を14重量%含むKOH水溶液を用い、この研磨液を150ml/分の流量で供給しつつ、研磨プレートを回転数20rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、500gf/cm2 の研磨圧力にて行う。
【0049】
次いで、図6(B)に示したように、平坦化された絶縁膜22Aの上にフォトレジスト層41を形成し、このフォトレジスト層41を接続孔23および開口部23Bのパターンに従って選択的に除去する。パターニングされたフォトレジスト層41をマスクとして、例えばマグネトロンRIE装置を用いたコンタクトRIEにより、絶縁膜22Aをエッチング除去する。こうして、絶縁膜22Aの所定の位置、例えば素子分離膜12の上に、絶縁膜22Aを貫通する接続孔23を形成するとともに、第1の層17B1に対応する位置に絶縁膜22Aを貫通する開口部23Bを形成する。
【0050】
なお、絶縁膜22Aのエッチングによる接続孔23および開口部23Bの形成は、本出願人と同一出願人が先に出願した方法(詳細は、特開平11−288923号公報参照)により行うことができる。具体的には、絶縁膜22Aのエッチングは、例えば、C4 F8 を流量8sccm、COを流量50sccm、Arを流量300sccm、O2 を流量5sccmで供給し、圧力5.3PaのC4 F8 とCOとArとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0051】
その後、図7(A)に示したように、フォトレジスト層41を除去し、接続孔23および開口部23Bの内面および基板11の表面全体を覆うように、密着層24を例えばスパッタ法により成膜する。密着層24の形成は、例えば以下のようにして行うことができる。まず、例えば、Arを流量35sccmで供給し、圧力0.52PaのAr雰囲気とし、投入電力8kW、300℃の条件にて、例えば厚さ30nmのチタン層を形成する。次に、例えば、N2 を流量42sccm、Arを流量21sccmで供給し、圧力0.78PaのN2 とArとの混合雰囲気とし、投入電力6kW、300℃で、例えば厚さ70nmの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばN2 雰囲気中で、650℃、圧力101325Pa(1atm)で30秒間ランプアニール処理を行う。
【0052】
その後、図7(B)に示したように、例えばタングステンよりなる例えば厚さ600nmの第2の層17B2を、例えば非選択CVD(ブランケットCVD)法により成膜し、内面に密着層24が形成された接続孔23および開口部23Bを埋め込むとともに基板11全体を覆う。導電性接続層25は第2の層17B2と同一の材料により構成されているので、導電性接続層25の成膜と第2の層17B2の成膜とを同時に行うことができる。成膜条件は、例えば、WF6 を流量40sccm、H2 を流量400sccm、Arを流量2250sccmで供給し、圧力10.7kPaのWF6 とH2 とArとの混合雰囲気、成膜温度450℃とする。
【0053】
続いて、図8(A)に示したように、例えばCMPにより、接続孔23内および開口部23B内以外の第2の層17B2を除去し、絶縁膜22Aの表面を露出させる。これにより、接続孔23内には導電性接続層25が残るとともに、開口部23B内には第2の層17B2が形成される。このCMP工程は、研磨液として例えばSSW2000(商品名)およびH2 O2 水溶液を混合したものを用い、この研磨液を150ml/分の流量で滴下しつつ、研磨プレートを回転数16rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、研磨圧力70gf/cm2 として行い、研磨量としては終点検出(EPD)後、さらに10%のオーバー研磨を行う。
【0054】
さらに、図8(B)に示したように、開口部23B以外をフォトレジスト層42により覆い、導電性接続層25および密着層24のエッチバックを行い、導電性接続層25の厚みと第2の層17B2の厚みとを同一にする。このように導電性接続層25と第2の層17B2との厚みを揃えるのは、第2の層17B2の厚みが変わると抵抗値も変わるので、素子特性のばらつきを抑えるために厚みを揃える必要があるからである。このエッチバック工程は、導電性接続層25のエッチングを行う第1ステップと、密着層24をエッチングする第2ステップとにより行われる。第1ステップの導電性接続層25のエッチングは、SF6 を流量110sccm、Arを流量90sccm、Heを流量5sccmで供給し、圧力45.5PaのSF6 とArとHeとの混合雰囲気とし、RF電源により出力275Wの条件で行う。この第1ステップでの導電性接続層25のエッチング量は例えば100nmとする。第2ステップの密着層24のエッチングは、Arを流量75sccm、Cl2 を流量5sccmで供給し、圧力6.5PaのArとCl2 との混合雰囲気とし、RF電源により出力250Wで行う。
【0055】
これにより、図8(B)に示したように、開口部23B内に第2の層17B2が形成される。これにより、第1のMOSFET20Aのゲート電極17Aを単層構造として形成するとともに、第2のMOSFET20Bのゲート電極17Bを、第1の層17B1と第2の層17B2との積層構造として形成することができる。
【0056】
その後、フォトレジスト層42を除去し、図1に示したように、例えばTEOSなどの酸化シリコン系材料よりなる例えば厚さ500nmの絶縁膜22Bを形成し、図示しない上部配線層を形成する。さらに、図3に示したように、保護層29,反射防止膜28,カラーフィルタ26,マイクロレンズ27およびトップコート層30を配設する。こうして、CMOSイメージセンサ10が完成する。
【0057】
このように、本実施の形態では、同一の基板11上に受光部10Aと周辺回路部10Bを形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部10Aの第1のMOSFET20Aのゲート電極17Aは単層構造、周辺回路部10Bの第2のMOSFET30Bのゲート電極17Bは第1の層17B1と第2の層17B2との積層構造であり、第2の層17B2と導電性接続層25とは同一の材料により構成されているので、ゲート電極17A,17Bの構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、ゲート電極17Bの第2の層17B2は、絶縁膜22Aの第1の層17B1に対応する位置に設けられるとともに絶縁膜22Aを貫通する開口部23B内に形成されるので、第1の層17B1と第2の層17B2との間には絶縁膜22Aは介在せず、第1の層17B1と第2の層17B2との電気的接続のために別の層を追加して設ける必要はない。
【0058】
また、本実施の形態では、各フォトダイオード19に対向するようカラーフィルタ26およびマイクロレンズ27を配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【0059】
さらに、本実施の形態では、受光部10Aでは、ゲート電極17Aを多結晶シリコン層の単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部10Bでは、ゲート電極17Bが、多結晶シリコンよりなる第1の層17B1と、例えばタングステンなどの金属を含んで構成された第2の層17B2との積層構造となっているので、ゲート電極17Bが低抵抗化され、周辺回路部10Bの高速動作,低消費電力化および機能向上を図ることができる。
【0060】
さらに、本実施の形態では、まず第1のMOSFET20Aのゲート電極17Aと第2のMOSFET20Bのゲート電極17Bの第1の層17B1とを形成し、これらを絶縁膜22Aにより覆った後に、絶縁膜22Aに接続孔23および開口部23Bを同時に形成し、この接続孔23および開口部23B内に同一の材料により第2の層17B2および導電性接続層25を形成するようにしたので、簡単な工程で単層構造のゲート電極17Aと積層構造のゲート電極17Bとを同一の基板11上に造り分けることができ、導電性接続層も第2の層と同時に形成することができる。また、ゲート電極17Aが形成された後は絶縁膜22Aにより保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、単層構造のゲート電極17Aを所望の膜厚で精度良く作製することができる。
【0061】
加えて、第2の層17B2の形成の際にはCMP法およびエッチバック法を用いたので、いったんCMP法で平坦化し、絶縁膜22Aの表面を基準として第2の層17B2および導電性接続層25の厚みを決め、さらに第2の層17B2のみ別マスクを用いてエッチングすることにより、第2の層17B2および導電性接続層25の厚みを揃えることができる。したがって、エッチバック法のみによる場合と異なり、第2の層17B2と導電性接続層25との厚みのばらつきを避けることができる。
【0062】
[第2の実施の形態]
次に、本発明の第2の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサについて、図9ないし図13を参照して説明する。本実施の形態に係るCMOSイメージセンサは、素子分離膜12をSTI(Shallow Trench Isolation)により形成したことにおいて第1の実施の形態に係るCMOSイメージセンサ10と異なっており、その他は、第1の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【0063】
図9は、本実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサにおいて、受光部10Aの1個のフォトダイオード19およびこれに対応する第1のMOSFET20Aと、周辺回路部10Bを構成する第2のMOSFET20Bとについて、その構造を対比して表した断面図である。上述したように、素子分離膜12はSTIにより形成され、その深さは例えば300nmとなっている。これ以外の構成要素および材料は第1の実施の形態において図1を参照して説明したのと同様であるので、図9において図1と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜22A,22Bの上には、第1の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図3に示したカラーフィルタ26,マイクロレンズ27,反射防止膜28,トップコート層30等が設けられるが、これらは図9では省略されている。
【0064】
次に、図10ないし図13を参照して、図9に示したCMOSイメージセンサの製造方法について説明する。
【0065】
まず、図10(A)に示したように、例えばn型シリコン(Si)よりなる基板11に例えばSTIにより、深さ300nmの素子分離膜12を形成する。その後、不純物注入によりウェル領域13を形成する。不純物としては例えばB+ イオンを用い、例えば注入エネルギー850kev、ドーズ量5×1012ions/cm2 の条件で拡散させる。さらに、基板11の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ8nmのゲート絶縁膜14を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ100nmの多結晶シリコン膜15を成膜する。
【0066】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極17A,17Bのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばRIEにより多結晶シリコン膜15およびゲート絶縁膜14を選択的に除去し、図10(B)に示したように、第1のMOSFET20Aのゲート電極17Aおよび第2のMOSFET20Bのゲート電極17Bの第1の層17B1を形成する。このエッチングは、例えばTCP(登録商標)型エッチング装置を用い、Cl2 を流量70sccm、HBrを流量105sccm、O2 を流量10sccmで供給し、圧力1PaのCl2 とHBrとO2 との混合雰囲気とし、300Wの出力にて行う。終点検出(EPD)後、さらに30%のオーバーエッチングを行う。
【0067】
その後、図10(B)に示したように、不純物の選択的注入により、不純物領域18A,18Bを形成する。これにより、受光部10Aにはフォトダイオード19およびこのフォトダイオード19のスイッチング素子としてのMOSFET20Aを形成するとともに、周辺回路部10Bを構成するMOSFET20Bを形成する。フォトダイオード19はMOSFET20Aの不純物領域18Aの一方であるソースを兼ねる。不純物領域18A,18Bに注入される不純物は、NMOSFETの形成には例えばヒ素(As)、PMOSFETの形成には例えばホウ素(B)または二フッ化ホウ素(BF2 )などを用いる。
【0068】
さらに、図11に示したように、基板11の全面を被覆するように、例えばLP−TEOSよりなる絶縁膜22Aを、例えばCVD法により厚さ例えば550nmで成膜し、リフロー処理を行った後、CMP法により平坦化する。絶縁膜22Aの形成条件は、第1の実施の形態と同様とすることができる。また、リフロー処理は、例えば窒素(N2 )雰囲気中において850℃で10分間行う。続いてCMP工程は、研磨液としてシリカ粒子を14重量%含むKOH水溶液を用い、この研磨液を150ml/分の流量で供給しつつ、研磨プレートを回転数20rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、500gf/cm2 の研磨圧力にて行う。研磨量は例えば400nmとする。
【0069】
次いで、図12(A)に示したように、平坦化された絶縁膜22Aの上にフォトレジスト層41を形成し、このフォトレジスト層41を接続孔23および開口部23Bのパターンに従って選択的に除去する。パターニングされたフォトレジスト層41をマスクとして、例えばマグネトロンRIE装置を用いたコンタクトRIEにより、絶縁膜22Aをエッチング除去する。こうして、絶縁膜22Aの所定の位置、例えば素子分離膜12の上に、絶縁膜22Aを貫通する接続孔23を形成するとともに、第1の層17B1に対応する位置に絶縁膜22Aを貫通する開口部23Bを形成する。
【0070】
絶縁膜22Aのエッチングは、例えば、C4 F8 を流量8sccm、COを流量50sccm、Arを流量300sccm、O2 を流量5sccmで供給し、圧力5.3PaのC4 F8 とCOとArとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0071】
その後、図12(B)に示したように、フォトレジスト層41を除去し、接続孔23および開口部23Bの内面および基板11の表面全体を覆うように、密着層24を例えばスパッタ法により成膜する。密着層24の形成は、例えば以下のようにして行うことができる。まず、例えば、Arを流量35sccmで供給し、圧力0.52PaのAr雰囲気とし、投入電力8kW、300℃にて、例えば厚さ30nmのチタン層を形成する。次に、例えば、N2 を流量42sccm、Arを流量21sccmで供給し、圧力0.78PaのN2 とArとの混合雰囲気とし、投入電力6kW、300℃で、例えば厚さ70nmの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばN2 雰囲気中で、650℃、圧力101325Pa(1atm)で30秒間ランプアニール処理を行う。
【0072】
その後、図13(A)に示したように、例えばタングステンよりなる例えば厚さ600nmの第2の層17B2を、例えば非選択CVD(ブランケットCVD)法により成膜し、内面に密着層24が形成された接続孔23および開口部23Bを埋め込むとともに基板11全体を覆う。導電性接続層25は第2の層17B2と同一の材料により構成されているので、導電性接続層25の成膜と第2の層17B2の成膜とを同時に行うことができる。成膜条件は、例えば、WF6 を流量40sccm、H2 を流量400sccm、Arを流量2250sccmで供給し、圧力10.7kPaのWF6 とH2 とArとの混合雰囲気、成膜温度450℃とする。
【0073】
続いて、図13(B)に示したように、例えばCMPにより、接続孔23内および開口部23B内以外の第2の層17B2を除去し、絶縁膜22Aの表面を露出させる。これにより、接続孔23内には導電性接続層25が残るとともに、開口部23B内には第2の層17B2が形成される。このCMP工程は、研磨液として例えばSSW2000(商品名)およびH2 O2 水溶液を混合したものを用い、この研磨液を150ml/分の流量で滴下しつつ、研磨プレートを回転数16rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、研磨圧力70gf/cm2 として行い、研磨量としては終点検出(EPD)後、さらに10%のオーバー研磨を行う。
【0074】
これにより、図13(B)に示したように、第1のMOSFET20Aのゲート電極17Aを単層構造として形成するとともに、第2のMOSFET20Bのゲート電極17Bを、第1の層17B1と第2の層17B2との積層構造として形成することができる。
【0075】
その後、図9に示したように、例えばTEOSなどの酸化シリコン系材料よりなる絶縁膜22Bを形成し、図示しない上部配線層を形成する。さらに、図3に示したように、保護層29,反射防止膜28,カラーフィルタ26,マイクロレンズ27およびトップコート層30を配設する。こうして、本実施の形態に係るCMOSイメージセンサが完成する。
【0076】
このように、本実施の形態では、STIにより素子分離膜12を形成した場合であっても、同一の基板11上に受光部10Aと周辺回路部10Bを形成し、受光部10Aの第1のMOSFET20Aのゲート電極17Aは単層構造、周辺回路部10Bの第2のMOSFET30Bのゲート電極17Bは第1の層17B1と第2の層17B2との積層構造として造り分けることができ、しかも第2の層17B2と同時に導電性接続層25も形成することができる。よって、第1の実施の形態と同様の優れた効果を得ることができる。
【0077】
また、本実施の形態では、STIによる素子分離膜12上に接続孔23を設け、その内部に導電性接続層25を形成しているので、CMP法により研磨するだけで導電性接続層25と第2の層17B2とを同一の厚みで形成することができ、第1の実施の形態と異なり、エッチバック工程は不要となる。
【0078】
[第3の実施の形態]
次に、本発明の第3の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサについて、図14ないし図18を参照して説明する。本実施の形態に係るCMOSイメージセンサは、素子分離膜12をSTI(Shallow Trench Isolation)により形成したことに関しては第2の実施の形態と同様であるが、素子分離膜12上だけでなく不純物領域18A,18B上にも接続孔23を設けてその内部に導電性接続層25を形成したこと、ならびに、接続孔23および開口部23Bを形成する際のエッチングのストッパー膜としてシリコン窒化膜(Si3 N4 膜)21を形成したことにおいて第2の実施の形態に係るCMOSイメージセンサと異なっており、その他は、第2の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【0079】
図14は、本実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサにおいて、受光部10Aの1個のフォトダイオード19およびこれに対応する第1のMOSFET20Aと、周辺回路部10Bを構成する第2のMOSFET20Bとについて、その構造を対比して表した断面図である。上述したように、素子分離膜12はSTIにより形成され、その深さは例えば300nmとなっている。また、素子分離膜12上だけでなく不純物領域18A,18B上にも接続孔23が設けられ、その接続孔23の内部には導電性接続層25が形成されている。基板11およびゲート電極17Aの表面には、接続孔23および開口部23Bを形成する際のエッチングのストッパー膜として、シリコン窒化膜21が形成されている。
【0080】
これ以外の構成要素および材料は第1の実施の形態において図1を参照して説明したのと同様であるので、図14において図1と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜22A,22Bの上には、第1の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図3に示したカラーフィルタ26,マイクロレンズ27,反射防止膜28,トップコート層30等が設けられるが、これらは図14では省略されている。
【0081】
次に、図15ないし図18を参照して、図14に示したCMOSイメージセンサの製造方法について説明する。
【0082】
まず、図15(A)に示したように、例えばn型シリコン(Si)よりなる基板11に例えばSTIにより、深さ300nmの素子分離膜12を形成する。その後、不純物注入によりウェル領域13を形成する。不純物としては例えばB+ イオンを用い、例えば注入エネルギー850kev、ドーズ量5×1012ions/cm2 で拡散させる。さらに、基板11の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ8nmのゲート絶縁膜14を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ100nmの多結晶シリコン膜15を成膜する。
【0083】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極17A,17Bのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばRIEにより多結晶シリコン膜15およびゲート絶縁膜14を選択的に除去し、図15(B)に示したように、第1のMOSFET20Aのゲート電極17Aおよび第2のMOSFET20Bのゲート電極17Bの第1の層17B1を形成する。このエッチングは、例えばTCP(登録商標)型エッチング装置を用い、Cl2 を流量70sccm、HBrを流量105sccm、O2 を流量10sccmで供給し、圧力1PaのCl2 とHBrとO2 との混合雰囲気とし、300Wの出力にて行う。終点検出(EPD)後、さらに30%のオーバーエッチングを行う。
【0084】
その後、図15(B)に示したように、不純物の選択的注入により、不純物領域18A,18Bを形成する。これにより、受光部10Aにはフォトダイオード19およびこのフォトダイオード19のスイッチング素子としてのMOSFET20Aを形成するとともに、周辺回路部10Bを構成するMOSFET20Bを形成する。フォトダイオード19はMOSFET20Aの不純物領域18Aの一方であるソースを兼ねる。不純物領域18A,18Bに注入される不純物は、NMOSFETの形成には例えばヒ素(As)、PMOSFETの形成には例えばホウ素(B)または二フッ化ホウ素(BF2 )などを用いる。
【0085】
さらに、図16に示したように、基板11の全面を被覆するように、例えば50nmの厚さのシリコン窒化膜21を、例えば減圧CVD法により成膜する。シリコン窒化膜21の形成は、基板11を760℃の温度に加熱し、SiH2 Cl2 を流量50sccm、NH3 を流量200sccm、N2 を流量200sccmでそれぞれ供給し、圧力70PaのSiH2 Cl2 とNH3 とN2 との混合雰囲気にて行う。次いで、例えばLP−TEOSよりなる絶縁膜22Aを、例えばCVD法により厚さ例えば550nmで成膜し、リフロー処理を行った後、CMP法により平坦化する。絶縁膜22Aの形成条件は第1の実施の形態と同様とすることができる。また、リフロー処理は、例えばN2 雰囲気中において850℃で10分間行う。続いてCMP工程は、研磨液としてシリカ粒子を14重量%含むKOH水溶液を用い、この研磨液を150ml/分の流量で供給しつつ、研磨プレートを回転数20rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、500gf/cm2 の研磨圧力にて行う。研磨量は例えば400nmとする。
【0086】
次いで、図17(A)に示したように、平坦化された絶縁膜22Aの上にフォトレジスト層41を形成し、このフォトレジスト層41を接続孔23および開口部23Bのパターンに従って選択的に除去する。パターニングされたフォトレジスト層41をマスクとして、例えばマグネトロンRIE装置を用いたコンタクトRIEにより、絶縁膜22Aおよびシリコン窒化膜21を順にエッチング除去する。こうして、絶縁膜22Aの所定の位置、例えば素子分離膜12および不純物領域18A,18Bの上に、絶縁膜22Aを貫通する接続孔23を形成するとともに、第1の層17B1に対応する位置に絶縁膜22Aを貫通する開口部23Bを形成する。
【0087】
絶縁膜22Aのエッチングは、例えば、C4 F8 を流量8sccm、COを流量50sccm、Arを流量300sccm、O2 を流量5sccmで供給し、圧力5.3PaのC4 F8 とCOとArとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0088】
次いで、シリコン窒化膜21のエッチングは、例えば、CHF3 を流量40sccm、COを流量160sccm、O2 を流量14sccmでそれぞれ供給し、圧力5.3PaのCHF3 とCOとO2 との混合雰囲気とし、RF電源により1000Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0089】
その後、図17(B)に示したように、フォトレジスト層41を除去し、接続孔23および開口部23Bの内面および基板11の表面全体を覆うように、密着層24を例えばスパッタ法により成膜する。密着層24の形成は、例えば以下のようにして行うことができる。まず、例えば、Arを流量35sccmで供給し、圧力0.52PaのAr雰囲気とし、投入電力8kW、300℃にて、例えば厚さ30nmのチタン層を形成する。次に、例えば、N2 を流量42sccm、Arを流量21sccmで供給し、圧力0.78PaのN2 とArとの混合雰囲気とし、投入電力6kW、300℃で、例えば厚さ70nmの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばN2 雰囲気中で、650℃、圧力101325Pa(1atm)で30秒間ランプアニール処理を行う。
【0090】
その後、図18(A)に示したように、例えばタングステンよりなる例えば厚さ600nmの第2の層17B2を、例えば非選択CVD(ブランケットCVD)法により成膜し、内面に密着層24が形成された接続孔23および開口部23Bを埋め込むとともに基板11全体を覆う。導電性接続層25は第2の層17B2と同一の材料により構成されているので、導電性接続層25の成膜と第2の層17B2の成膜とを同時に行うことができる。成膜条件は、例えば、WF6 を流量40sccm、H2 を流量400sccm、Arを流量2250sccmで供給し、圧力10.7kPaのWF6 とH2 とArとの混合雰囲気、成膜温度450℃とする。
【0091】
続いて、図18(B)に示したように、例えばCMPにより、接続孔23内および開口部23B内以外の第2の層17B2を除去し、絶縁膜22Aの表面を露出させる。これにより、接続孔23内には導電性接続層25が残るとともに、開口部23B内には第2の層17B2が形成される。このCMP工程は、研磨液として例えばSSW2000(商品名)およびH2 O2 水溶液を混合したものを用い、この研磨液を150ml/分の流量で滴下しつつ、研磨プレートを回転数16rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、研磨圧力70gf/cm2 として行い、研磨量としては終点検出(EPD)後、さらに10%のオーバー研磨を行う。
【0092】
これにより、図18(B)に示したように、第1のMOSFET20Aのゲート電極17Aを単層構造として形成するとともに、第2のMOSFET20Bのゲート電極17Bを、第1の層17B1と第2の層17B2との積層構造として形成することができる。
【0093】
その後、図14に示したように、例えばTEOSなどの酸化シリコン系材料よりなる絶縁膜22Bを形成し、図示しない上部配線層を形成する。さらに、図3に示したように、保護層29,反射防止膜28,カラーフィルタ26,マイクロレンズ27およびトップコート層30を配設する。こうして、本実施の形態に係るCMOSイメージセンサが完成する。
【0094】
このように、本実施の形態では、STIにより素子分離膜12を形成した場合であっても、同一の基板11上に受光部10Aと周辺回路部10Bを形成し、受光部10Aの第1のMOSFET20Aのゲート電極17Aは単層構造、周辺回路部10Bの第2のMOSFET30Bのゲート電極17Bは第1の層17B1と第2の層17B2との積層構造として造り分けることができ、しかも第2の層17B2と同時に導電性接続層25をも形成することができる。よって、第1および第2の実施の形態と同様の優れた効果を得ることができる。
【0095】
また、本実施の形態では、STIによる素子分離膜12上に導電性接続層25を設けているので、導電性接続層25をCMP法により研磨するだけで導電性接続層25と第2の層17B2とを同一の厚みで形成することができ、第1の実施の形態と異なり、エッチバック工程は不要となる。
【0096】
[第4の実施の形態]
次に、本発明の第4の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサについて、図19ないし図23を参照して説明する。本実施の形態に係るCMOSイメージセンサは、導電性接続層25として、不純物領域18A上に設けられた局所配線25Aが形成されていることにおいて第3の実施の形態に係るCMOSイメージセンサと異なっており、その他は、第3の実施の形態と同一の構成、作用および効果を有している。よって、同一の構成要素には同一の符号を付し、ここではその詳細な説明を省略する。
【0097】
図19は、本実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサにおいて、受光部10Aの1個のフォトダイオード19およびこれに対応する第1のMOSFET20Aと、周辺回路部10Bを構成する第2のMOSFET20Bとについて、その構造を対比して表した断面図である。上述したように、素子分離膜12はSTIにより形成され、その深さは例えば300nmとなっている。また、素子分離膜12上だけでなく不純物領域18A,18B上にも接続孔23が設けられ、その接続孔23の内部には導電性接続層25が形成されている。不純物領域18A上に形成された導電性接続層25は、不純物領域18Aと図示しないワード線との間の局所配線25Aとして機能するものである。基板11およびゲート電極17Aの表面には、接続孔23および開口部23Bを形成する際のエッチングのストッパー膜として、シリコン窒化膜21が形成されている。
【0098】
これ以外の構成要素および材料は第1の実施の形態において図1を参照して説明したのと同様であるので、図19において図1と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。なお、絶縁膜22A,22Bの上には、第1の実施の形態と同様に、図示しない上部配線層が配設されるとともに、図3に示したカラーフィルタ26,マイクロレンズ27,反射防止膜28,トップコート層30等が設けられるが、これらは図19では省略されている。
【0099】
次に、図20ないし図23を参照して、図19に示したCMOSイメージセンサの製造方法について説明する。
【0100】
まず、図20(A)に示したように、例えばn型シリコン(Si)よりなる基板11に例えばSTIにより、深さ300nmの素子分離膜12を形成する。その後、不純物注入によりウェル領域13を形成する。不純物としては例えばB+ イオンを用い、例えば注入エネルギー850kev、ドーズ量5×1012ions/cm2 の条件で拡散させる。さらに、基板11の表面を熱酸化して、熱酸化シリコンよりなる例えば厚さ8nmのゲート絶縁膜14を形成し、その後、例えば不純物を含む多結晶シリコンよりなる例えば厚さ100nmの多結晶シリコン膜15を成膜する。
【0101】
続いて、図示しないフォトレジスト層を形成し、このフォトレジスト層をゲート電極17A,17Bのパターンに従って選択的に除去し、その後、パターニングされたフォトレジスト層をマスクとして、例えばRIEにより多結晶シリコン膜15およびゲート絶縁膜14を選択的に除去し、図20(B)に示したように、第1のMOSFET20Aのゲート電極17Aおよび第2のMOSFET20Bのゲート電極17Bの第1の層17B1を形成する。このエッチングは、例えばTCP(登録商標)型エッチング装置を用い、Cl2 を流量70sccm、HBrを流量105sccm、O2 を流量10sccmで供給し、圧力1PaのCl2 とHBrとO2 との混合雰囲気とし、300Wの出力にて行う。終点検出(EPD)後、さらに30%のオーバーエッチングを行う。
【0102】
その後、図20(B)に示したように、不純物の選択的注入により、不純物領域18A,18Bを形成する。これにより、受光部10Aにはフォトダイオード19およびこのフォトダイオード19のスイッチング素子としてのMOSFET20Aを形成するとともに、周辺回路部10Bを構成するMOSFET20Bを形成する。フォトダイオード19はMOSFET20Aの不純物領域18Aの一方であるソースを兼ねる。不純物領域18A,18Bに注入される不純物は、NMOSFETの形成には例えばヒ素(As)、PMOSFETの形成には例えばホウ素(B)または二フッ化ホウ素(BF2 )などを用いる。
【0103】
さらに、図21に示したように、基板11の全面を被覆するように、例えば50nmの厚さのシリコン窒化膜21を、例えば減圧CVD法により成膜する。シリコン窒化膜21の形成は、基板11を760℃の温度に加熱し、SiH2 Cl2 を流量50sccm、NH3 を流量200sccm、N2 を流量200sccmでそれぞれ供給し、圧力70PaのSiH2 Cl2 とNH3 とN2 との混合雰囲気にて行う。次いで、例えばLP−TEOSよりなる絶縁膜22Aを、例えばCVD法により厚さ例えば550nmで成膜し、リフロー処理を行った後、CMP法により平坦化する。絶縁膜22Aの形成条件は第1の実施の形態と同様とすることができる。また、リフロー処理は、例えばN2 雰囲気中において850℃で10分間行う。続いてCMP工程は、研磨液としてシリカ粒子を14重量%含むKOH水溶液を用い、この研磨液を150ml/分の流量で供給しつつ、研磨プレートを回転数20rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、500gf/cm2 の研磨圧力にて行う。研磨量は例えば400nmとする。
【0104】
次いで、図22(A)に示したように、平坦化された絶縁膜22Aの上にフォトレジスト層41を形成し、このフォトレジスト層41を接続孔23および開口部23Bのパターンに従って選択的に除去する。パターニングされたフォトレジスト層41をマスクとして、例えばマグネトロンRIE装置を用いたコンタクトRIEにより、絶縁膜22Aおよびシリコン窒化膜21を順にエッチング除去する。こうして、絶縁膜22Aの所定の位置、例えば素子分離膜12および不純物領域18A,18Bの上に、絶縁膜22Aを貫通する接続孔23を形成するとともに、第1の層17B1に対応する位置に絶縁膜22Aを貫通する開口部23Bを形成する。このとき、不純物領域18A上の接続孔23は、局所配線25Aに対応する形状となるように形成する。
【0105】
絶縁膜22Aのエッチングは、例えば、C4 F8 を流量8sccm、COを流量50sccm、Arを流量300sccm、O2 を流量5sccmで供給し、圧力5.3PaのC4 F8 とCOとArとO2 との混合雰囲気とし、RF電源により1700Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0106】
次いで、シリコン窒化膜21のエッチングは、例えば、CHF3 を流量40sccm、COを流量160sccm、O2 を流量14sccmでそれぞれ供給し、圧力5.3PaのCHF3 とCOとO2 との混合雰囲気とし、RF電源により1000Wの出力にて電圧を印加し、オーバーエッチ率20%にて行う。
【0107】
その後、図22(B)に示したように、フォトレジスト層41を除去し、接続孔23および開口部23Bの内面および基板11の表面全体を覆うように、密着層24を例えばスパッタ法により成膜する。密着層24の形成は、例えば以下のようにして行うことができる。まず、例えば、Arを流量35sccmで供給し、圧力0.52PaのAr雰囲気とし、投入電力8kW、300℃にて、例えば厚さ30nmのチタン層を形成する。次に、例えば、N2 を流量42sccm、Arを流量21sccmで供給し、圧力0.78PaのN2 とArとの混合雰囲気とし、投入電力6kW、300℃で、例えば厚さ70nmの窒化チタン層を形成する。チタン層および窒化チタン層を形成した後、例えばN2 雰囲気中で、650℃、圧力101325Pa(1atm)で30秒間ランプアニール処理を行う。
【0108】
その後、図23(A)に示したように、例えばタングステンよりなる例えば厚さ600nmの第2の層17B2を、例えば非選択CVD(ブランケットCVD)法により成膜し、内面に密着層24が形成された接続孔23および開口部23Bを埋め込むとともに基板11全体を覆う。導電性接続層25は第2の層17B2と同一の材料により構成されているので、導電性接続層25の成膜と第2の層17B2の成膜とを同時に行うことができる。成膜条件は、例えば、WF6 を流量40sccm、H2 を流量400sccm、Arを流量2250sccmで供給し、圧力10.7kPaのWF6 とH2 とArとの混合雰囲気、成膜温度450℃とする。
【0109】
続いて、図23(B)に示したように、例えばCMPにより、接続孔23内および開口部23B内以外の第2の層17B2を除去し、絶縁膜22Aの表面を露出させる。これにより、接続孔23内には導電性接続層25が残るとともに、開口部23B内には第2の層17B2が形成される。このCMP工程は、研磨液として例えばSSW2000(商品名)およびH2 O2 水溶液を混合したものを用い、この研磨液を150ml/分の流量で滴下しつつ、研磨プレートを回転数16rpm、基板11を保持する試料台を回転数280rpmでそれぞれ回転させ、研磨圧力70gf/cm2 として行い、研磨量としては終点検出(EPD)後、さらに10%のオーバー研磨を行う。
【0110】
これにより、図23(B)に示したように、第1のMOSFET20Aのゲート電極17Aを単層構造として形成するとともに、第2のMOSFET20Bのゲート電極17Bを、第1の層17B1と第2の層17B2との積層構造として形成することができる。
【0111】
その後、図19に示したように、例えばTEOSなどの酸化シリコン系材料よりなる絶縁膜22Bを形成し、図示しない上部配線層を形成する。さらに、図3に示したように、保護層29,反射防止膜28,カラーフィルタ26,マイクロレンズ27およびトップコート層30を配設する。こうして、本実施の形態に係るCMOSイメージセンサが完成する。
【0112】
このように、本実施の形態では、STIにより素子分離膜12を形成した場合であっても、同一の基板11上に受光部10Aと周辺回路部10Bを形成し、受光部10Aの第1のMOSFET20Aのゲート電極17Aは単層構造、周辺回路部10Bの第2のMOSFET30Bのゲート電極17Bは第1の層17B1と第2の層17B2との積層構造として造り分けることができ、しかも第2の層17B2と同時に局所配線25Aを含む導電性接続層25をも形成することができる。よって、第1ないし第3の実施の形態と同様の優れた効果を得ることができる。
【0113】
また、本実施の形態では、STIによる素子分離膜12上に導電性接続層25を設けているので、導電性接続層25をCMP法により研磨するだけで導電性接続層25と第2の層17B2とを同一の厚みで形成することができ、第1の実施の形態と異なり、エッチバック工程は不要となる。
【0114】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、素子構造、エッチングガス、CMP等のプロセス条件は上記実施の形態において示した例に限られず、適宜変更することができる。
【0115】
例えば、上記実施の形態では絶縁膜22Aの平坦化をCMPにより行う場合について説明したが、エッチバック法により行うこともできる。
【0116】
また、上記実施の形態では素子分離膜12をLOCOSまたはSTIにより形成した場合について説明したが、素子分離膜12をこれ以外の他の方法により形成した場合についても本発明を適用することができる。
【0117】
さらに、上記実施の形態では、本発明を、MOS型固体撮像装置として例えばCMOSイメージセンサに適用した例について説明したが、本発明は他の各種の半導体装置、例えばCMOS LSI,MOSLSI,バイポーラLSIなどへの適用も可能である。さらには薄膜トランジスタLSIなどにも適用可能である。
【0118】
【発明の効果】
以上説明したように、請求項1ないし8のいずれか1項に記載のMOS型固体撮像装置によれば、同一の基板上に受光部と周辺回路部を形成することにより小型化および軽量化が促進されることは勿論であるが、そればかりでなく、受光部の第1のMOS電界効果トランジスタのゲート電極は単層構造、周辺回路部の第2のMOS電界効果トランジスタのゲート電極は第1の層と第2の層との積層構造であり、第2の層と導電性接続層とは同一の材料により構成されているので、受光部と周辺回路部とでゲート電極の構造が異なるにもかかわらず材料、構成および製造工程が簡素化されている。さらにまた、第2の層は、絶縁膜の第1の層に対応する位置に設けられ絶縁膜を貫通する開口部内に形成されるので、第1の層と第2の層との間には絶縁膜は介在せず、第1の層と第2の層との電気的接続のために別の層を追加して設ける必要はない。
【0119】
特に、請求項2記載のMOS型固体撮像装置によれば、各光電変換素子に対向するようカラーフィルタおよびマイクロレンズを配設したので、白黒撮像だけでなくカラー撮像が可能となるとともに、開口率を向上させることができる。
【0120】
また、特に、請求項1または請求項4記載のMOS型固体撮像装置によれば、受光部では、第1のMOS電界効果トランジスタのゲート電極を多結晶シリコン単層構造としたことにより、白点欠陥や暗電流などによるいわゆる出力値の浮きを防止し、再生画像の画質を向上させることができるとともに、周辺回路部では、第2のMOS電界効果トランジスタのゲート電極が、多結晶シリコンよりなる第1の層と、例えば多結晶シリコン,タングステンシリサイド,タングステンなどの金属を含んで構成された第2の層との積層構造となっているので、第2のMOS電界効果トランジスタのゲート電極が低抵抗化され、周辺回路部の高速動作,低消費電力化および機能向上を図ることができる。
【0121】
請求項9ないし請求項18のいずれか1項に記載のMOS型固体撮像装置の製造方法によれば、まず第1のMOS電界効果トランジスタのゲート電極と第2のMOS電界効果トランジスタのゲート電極の第1の層とを形成し、これらを絶縁膜により覆った後に、絶縁膜に接続孔および開口部を同時に形成し、この接続孔および開口部内に同一の材料により第2の層および導電性接続層を形成するようにしたので、第1のMOS電界効果トランジスタの単層構造のゲート電極と第2のMOS電界効果トランジスタの積層構造のゲート電極とを、簡単な工程で、同一の基板上に造り分けることができ、しかも第2の層と同時に、接続プラグ,局所配線などの導電性接続層も形成することができる。また、第1のMOS電界効果トランジスタのゲート電極が形成された後は絶縁膜により保護されるので、従来のようなタングステンシリサイド膜のエッチングによる膜減りの虞がなく、第1のMOS電界効果トランジスタの単層構造のゲート電極を所望の膜厚で精度良く作製することができる。
【0122】
特に、請求項10記載のMOS型固体撮像装置の製造方法によれば、第2の層の形成の際には、エッチバック法およびCMP法の少なくとも一方を用いるようにしており、特にCMP法を採用したことにより、層間絶縁膜などの絶縁膜の厚さを均一にすることができる。また、素子分離膜が例えばLOCOSにより形成されていてCMPによる研磨のみでは導電性接続層の厚みと第2の層の厚みとが同一にならないような場合には、CMPによる研磨後にエッチバックを行うことにより、導電性接続層または第2の層のみを選択的にエッチングすることができ、導電性接続層と第2の層との厚みの差を解消することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図2】図1に示したCMOSイメージセンサの概略構成を表す説明図である。
【図3】図2に示したCMOSイメージセンサの概略断面図である。
【図4】図1に示したCMOSイメージセンサの製造方法を工程順に表す断面図である。
【図5】図4に続く工程を表す断面図である。
【図6】図5に続く工程を表す断面図である。
【図7】図6に続く工程を表す断面図である。
【図8】図7に続く工程を表す断面図である。
【図9】本発明の第2の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図10】図9に示したCMOSイメージセンサの製造方法を工程順に表す断面図である。
【図11】図10に続く工程を表す断面図である。
【図12】図11に続く工程を表す断面図である。
【図13】図12に続く工程を表す断面図である。
【図14】本発明の第3の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図15】図14に示したCMOSイメージセンサの製造方法を工程順に表す断面図である。
【図16】図15に続く工程を表す断面図である。
【図17】図16に続く工程を表す断面図である。
【図18】図17に続く工程を表す断面図である。
【図19】本発明の第4の実施の形態に係るMOS型固体撮像装置であるCMOSイメージセンサの受光部および周辺回路部の構成を対比して表す断面図である。
【図20】図19に示したCMOSイメージセンサの製造方法を工程順に表す断面図である。
【図21】図20に続く工程を表す断面図である。
【図22】図21に続く工程を表す断面図である。
【図23】図22に続く工程を表す断面図である。
【図24】従来のCMOSイメージセンサの製造方法を工程順に表す断面図である。
【図25】図24に続く工程を表す断面図である。
【図26】従来のCMOSイメージセンサの他の製造方法を工程順に表す断面図である。
【図27】図26に続く工程を表す断面図である。
【符号の説明】
10…CMOSイメージセンサ、11…基板、12…素子分離膜、13…ウェル領域、14…ゲート絶縁膜、15…多結晶シリコン膜、17A,17B…ゲート電極、17B1…第1の層、17B2…第2の層、18A,18B…不純物領域、19…フォトダイオード、21…シリコン窒化膜、22A,22B,22C…絶縁膜、23…接続孔、24…密着層、25…導電性接続層、25A…局所配線、26…カラーフィルタ、27…マイクロレンズ、28…反射防止膜、29…保護層、30…トップコート層
Claims (18)
- 基板上にマトリクス状に配置された複数の光電変換素子、ならびに、この複数の光電変換素子の各々に対応して設けられるとともに単層構造のゲート電極およびこのゲート電極に対応する一対の不純物領域を有する第1のMOS電界効果トランジスタを備えた受光部と、
少なくとも第1の層および第2の層を含む積層構造のゲート電極ならびにこのゲート電極に対応する他の一対の不純物領域を有する第2のMOS電界効果トランジスタを備えるとともに前記基板上の前記受光部の周辺に形成される周辺回路部と、
前記第1のMOS電界効果トランジスタまたは前記第2のMOS電界効果トランジスタを電気的に分離するための素子分離膜と、
前記周辺回路部および前記受光部を覆う絶縁膜と、
前記受光部および前記周辺回路部と前記絶縁膜との間に設けられたシリコン窒化膜と、
前記絶縁膜の前記素子分離膜に対応する位置に設けられ前記絶縁膜および前記シリコン窒化膜を貫通する接続孔と、
この接続孔内に形成されるとともに前記第2の層と同一の材料により構成された導電性接続層と、
前記絶縁膜の前記第1の層に対応する位置に設けられ前記絶縁膜および前記シリコン窒化膜を貫通するとともに内部に前記第2の層が形成された開口部と
を備え、
前記第1のMOS電界効果トランジスタのゲート電極と、前記第1の層とは、多結晶シリコンにより構成され、
前記第2の層と、前記導電性接続層とは、多結晶シリコンまたは金属を含んで構成されている
MOS型固体撮像装置。 - 前記受光部は複数のマイクロレンズおよび複数のカラーフィルタの少なくとも一方を備え、前記複数のマイクロレンズおよび前記複数のカラーフィルタは前記複数の光電変換素子の各々に対向するよう配置される
請求項1記載のMOS型固体撮像装置。 - 前記第2の層と、前記導電性接続層とは、多結晶シリコン,タングステンシリサイド(WSi),タングステン(W)の少なくとも1種を含んで構成されている
請求項1記載のMOS型固体撮像装置。 - 前記絶縁膜は、二酸化シリコン(SiO2 )および酸化シリコン系材料の少なくとも一方により構成されている
請求項1記載のMOS型固体撮像装置。 - 前記接続孔および前記開口部の内面は、タングステン(W),窒化タングステン(WN),チタン(Ti)および窒化チタン(TiN)のうち少なくとも1種により構成された密着層により覆われている
請求項1記載のMOS型固体撮像装置。 - 前記光電変換素子は、フォトダイオードである
請求項1記載のMOS型固体撮像装置。 - 前記絶縁膜および前記シリコン窒化膜を貫通すると共に、前記絶縁膜の前記一対の不純物領域および前記他の一対の不純物領域に対応する位置に設けられた他の接続孔と、
この他の接続孔内に形成されるとともに前記第2の層と同一の材料により構成された導電性接続層と
を更に備えた請求項1記載のMOS型固体撮像装置。 - 前記素子分離膜は、LOCOSまたはSTIにより形成されたものである
請求項1記載のMOS型固体撮像装置。 - 基板上に、第1のMOS電界効果トランジスタのゲート電極と第2のMOS電界効果トランジスタのゲート電極の第1の層とを形成する工程と、
前記第1のMOS電界効果トランジスタのゲート電極に対応する一対の不純物領域および前記第2のMOS電界効果トランジスタのゲート電極に対応する他の一対の不純物領域を形成することにより、前記第1のMOS電界効果トランジスタの一対の不純物領域の一方を兼ねる光電変換素子および前記第1のMOS電界効果トランジスタを含む受光部と前記第2の電界効果トランジスタを含む周辺回路部とを形成する工程と、
前記周辺回路部および前記受光部を絶縁膜により覆う工程と、
前記絶縁膜の所定の位置に前記絶縁膜を貫通する接続孔を形成するとともに、前記絶縁膜の前記第1の層に対応する位置に前記絶縁膜を貫通する開口部を形成する工程と、
前記開口部内に前記第2のMOS電界効果トランジスタのゲート電極の第2の層を形成するとともに、前記接続孔内に前記第2の層と同一の材料により導電性接続層を形成する工程と
を含むMOS型固体撮像装置の製造方法。 - 前記第2の層および前記導電性接続層を形成する工程において、エッチバック法および化学機械研磨法の少なくとも一方を用いる
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記第1のMOS電界効果トランジスタのゲート電極と前記第1の層とを形成する工程を、多結晶シリコンの反応性イオンエッチングにより行う
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記絶縁膜に前記貫通孔を形成する工程を、反応性イオンエッチングにより行う
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記第2の層と、前記導電性接続層とを、多結晶シリコンまたは金属を含んで構成する
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記第2の層と、前記導電性接続層とを、多結晶シリコン,タングステンシリサイド(WSi),タングステン(W)の少なくとも1種を含んで構成する
請求項13記載のMOS型固体撮像装置の製造方法。 - 前記絶縁膜を、二酸化シリコンおよび酸化シリコン系材料の少なくとも一方により構成する
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記接続孔および前記開口部を形成する工程において、前記接続孔および前記開口部の内面に、タングステン(W),窒化タングステン(WN),チタン(Ti)および窒化チタン(TiN)のうち少なくとも1種により構成された密着層を形成する
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記光電変換素子としてフォトダイオードを形成する
請求項9記載のMOS型固体撮像装置の製造方法。 - 前記導電性接続層として、前記ゲート電極とこのゲート電極に対応する前記不純物領域とを接続する局所配線を形成する
請求項9記載のMOS型固体撮像装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001392455A JP4284908B2 (ja) | 2001-12-25 | 2001-12-25 | Mos型固体撮像装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001392455A JP4284908B2 (ja) | 2001-12-25 | 2001-12-25 | Mos型固体撮像装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003197889A JP2003197889A (ja) | 2003-07-11 |
JP4284908B2 true JP4284908B2 (ja) | 2009-06-24 |
Family
ID=27599771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001392455A Expired - Fee Related JP4284908B2 (ja) | 2001-12-25 | 2001-12-25 | Mos型固体撮像装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4284908B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4281453B2 (ja) * | 2003-07-31 | 2009-06-17 | ソニー株式会社 | 信号処理装置および信号処理方法 |
US7595819B2 (en) | 2003-07-31 | 2009-09-29 | Sony Corporation | Signal processing device and signal processing method, program, and recording medium |
WO2005069377A1 (ja) * | 2004-01-19 | 2005-07-28 | Matsushita Electric Industrial Co., Ltd. | 固体撮像装置およびその製造方法 |
JP2005327858A (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
JP2006222452A (ja) * | 2006-04-24 | 2006-08-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
JP5305622B2 (ja) * | 2006-08-31 | 2013-10-02 | キヤノン株式会社 | 光電変換装置の製造方法 |
JP5627202B2 (ja) | 2009-06-18 | 2014-11-19 | キヤノン株式会社 | 固体撮像装置及びその製造方法 |
JP2013165224A (ja) * | 2012-02-13 | 2013-08-22 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
JP6650719B2 (ja) | 2015-09-30 | 2020-02-19 | キヤノン株式会社 | 撮像装置、撮像システムおよび半導体装置の製造方法 |
CN111627941B (zh) * | 2019-02-27 | 2023-04-18 | 中芯集成电路(宁波)有限公司 | Cmos图像传感器封装模块及其形成方法、摄像装置 |
KR20210134712A (ko) * | 2019-03-29 | 2021-11-10 | 후지필름 가부시키가이샤 | 조성물, 차광막, 컬러 필터, 광학 소자, 센서, 고체 촬상 소자, 헤드라이트 유닛 |
-
2001
- 2001-12-25 JP JP2001392455A patent/JP4284908B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003197889A (ja) | 2003-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10269848B2 (en) | Image sensor having enhanced backside illumination quantum efficiency | |
US6194258B1 (en) | Method of forming an image sensor cell and a CMOS logic circuit device | |
US7683414B2 (en) | Semiconductor device, its manufacturing method and electronic apparatus thereof | |
US20080157141A1 (en) | Cmos device and method of manufacturing the same | |
US20090159944A1 (en) | Image sensor and method of manufacturing the same | |
KR100801053B1 (ko) | 소자 분리 방법 및 이를 이용한 이미지 소자의 형성 방법 | |
JP2010212471A (ja) | 固体撮像装置およびその製造方法 | |
JP2011061092A (ja) | 固体撮像装置及びその製造方法 | |
JP2006191007A (ja) | Cmosイメージセンサおよびその製造方法 | |
US7045380B2 (en) | CMOS image sensor and method of fabricating the same | |
JP4284908B2 (ja) | Mos型固体撮像装置およびその製造方法 | |
US7667749B2 (en) | Image sensor having a partial light-shielding layer and method for fabricating the same | |
US7462520B2 (en) | Methods of fabricating an image sensor | |
US20090090989A1 (en) | Image Sensor and Method of Manufacturing the Same | |
JP2016225432A (ja) | 光電変換装置、撮像システムおよび光電変換装置の製造方法 | |
US7375019B2 (en) | Image sensor and method for fabricating the same | |
US20070077766A1 (en) | Method for fabricating image sensor | |
JP2003204055A (ja) | 固体撮像装置およびその製造方法 | |
KR100561971B1 (ko) | 씨모스 이미지 센서의 제조방법 | |
CN100536110C (zh) | 图像传感器中采用化学机械抛光的自对准金属硅化物工艺 | |
US20060145204A1 (en) | CMOS image sensor and method for fabricating the same | |
JP2006114657A (ja) | 固体撮像装置およびその製造方法 | |
US20080054387A1 (en) | Image Sensor and Method for Manufacturing the Same | |
JP2010118661A (ja) | イメージセンサー及び前記イメージセンサーの製造方法 | |
KR100628228B1 (ko) | 색 재현성 향상을 위한 씨모스 이미지 센서 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060322 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081106 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |