JPH07321209A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07321209A JPH07321209A JP11064894A JP11064894A JPH07321209A JP H07321209 A JPH07321209 A JP H07321209A JP 11064894 A JP11064894 A JP 11064894A JP 11064894 A JP11064894 A JP 11064894A JP H07321209 A JPH07321209 A JP H07321209A
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Abstract
(57)【要約】
【目的】冗長用ヒューズを有する半導体記憶装置のヒュ
ーズの不良発生を防止する。 【構成】シリコン基板１のヒューズ形成領域１０の両側
に、第１の導電層２と絶縁膜３と第２の導電層４とを形
成する。次で全面に層間絶縁膜５を形成したのちヒュー
ズ６を形成する。次で全面にリフローが可能なＢＰＳＧ
膜７を形成する。ヒューズ両側は、積層した導電層の膜
厚分だけ全体の膜厚が厚くなっている為、熱処理を行う
ことによりヒューズ上のＢＰＳＧ膜が厚くなる。次でパ
ッシベーション膜８を形成したのち開口部９を形成す
る。
ーズの不良発生を防止する。 【構成】シリコン基板１のヒューズ形成領域１０の両側
に、第１の導電層２と絶縁膜３と第２の導電層４とを形
成する。次で全面に層間絶縁膜５を形成したのちヒュー
ズ６を形成する。次で全面にリフローが可能なＢＰＳＧ
膜７を形成する。ヒューズ両側は、積層した導電層の膜
厚分だけ全体の膜厚が厚くなっている為、熱処理を行う
ことによりヒューズ上のＢＰＳＧ膜が厚くなる。次でパ
ッシベーション膜８を形成したのち開口部９を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特に冗長回路を有する半導体記憶装置
の冗長用ヒューズ及びその形成方法に関する。
製造方法に関し、特に冗長回路を有する半導体記憶装置
の冗長用ヒューズ及びその形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置は主にメモリマトリック
スと周辺回路から構成されており、１ビットのメモリセ
ルの多くはメモリセル面積の微小化が容易なＭＯＳトラ
ンジスタとコンデンサとから構成されている。そして、
メモリセル等の欠陥により歩留り低下を防止する為に、
行方向及び列方向に冗長用ヒューズ（以下単にヒューズ
という）に接続された冗長回路が設けられる場合が多
い。この冗長回路を動作させる為のヒューズの切断に
は、高精度で位置合せが可能なレーザ切断方式が採用さ
れてきている。以下このヒューズの形成方法について図
３を用いて説明する。
スと周辺回路から構成されており、１ビットのメモリセ
ルの多くはメモリセル面積の微小化が容易なＭＯＳトラ
ンジスタとコンデンサとから構成されている。そして、
メモリセル等の欠陥により歩留り低下を防止する為に、
行方向及び列方向に冗長用ヒューズ（以下単にヒューズ
という）に接続された冗長回路が設けられる場合が多
い。この冗長回路を動作させる為のヒューズの切断に
は、高精度で位置合せが可能なレーザ切断方式が採用さ
れてきている。以下このヒューズの形成方法について図
３を用いて説明する。
【０００３】まず図３（ａ）に示すように、シリコン基
板１上に熱酸化法やＣＶＤ法等により酸化膜等からなる
第１の絶縁膜１１及び第２の絶縁膜１２を形成したの
ち、多結晶シリコン膜、高融点金属膜等からなるヒュー
ズ６Ｂを形成する。
板１上に熱酸化法やＣＶＤ法等により酸化膜等からなる
第１の絶縁膜１１及び第２の絶縁膜１２を形成したの
ち、多結晶シリコン膜、高融点金属膜等からなるヒュー
ズ６Ｂを形成する。
【０００４】次に図３（ｂ）に示すように、ヒューズ６
Ｂ上にリフローが可能なＢＰＳＧ膜７（又はＰＳＧ膜）
を形成し加熱して表面を平坦化する。次で窒化シリコン
膜、酸化シリコン膜等からなるパッシベーション膜８を
形成する。
Ｂ上にリフローが可能なＢＰＳＧ膜７（又はＰＳＧ膜）
を形成し加熱して表面を平坦化する。次で窒化シリコン
膜、酸化シリコン膜等からなるパッシベーション膜８を
形成する。
【０００５】次に図３（ｃ）に示すように、ヒューズ６
Ｂのレーザーによる切断を容易に行う為、ヒューズ上の
パッシベーション膜にフォトレジスト工程を経て、エッ
チングにより開口部９Ｂを形成する。この際、パッシベ
ーション膜８とＢＰＳＧ膜７の選択比が小さい為に、パ
ッシベーション膜８下のＢＰＳＧ膜７もエッチングさ
れ、さらなるオーバーエッチによってヒューズ６Ｂもエ
ッチングされる。このヒューズ６Ｂのエッチングは最悪
の場合、切断された状態になるので、半導体記憶装置の
製造歩留りを低下させる。
Ｂのレーザーによる切断を容易に行う為、ヒューズ上の
パッシベーション膜にフォトレジスト工程を経て、エッ
チングにより開口部９Ｂを形成する。この際、パッシベ
ーション膜８とＢＰＳＧ膜７の選択比が小さい為に、パ
ッシベーション膜８下のＢＰＳＧ膜７もエッチングさ
れ、さらなるオーバーエッチによってヒューズ６Ｂもエ
ッチングされる。このヒューズ６Ｂのエッチングは最悪
の場合、切断された状態になるので、半導体記憶装置の
製造歩留りを低下させる。
【０００６】尚、ヒューズ６Ｂ上の絶縁膜の膜厚を確保
する為に、もともとの層間絶縁膜（ＢＰＳＧ膜）の膜厚
を厚くすると、半導体記憶装置の製造工程におけるコン
タクトホールの形成を困難にする不具合が発生する。ま
たヒューズ６Ｂ上のパッシベーション膜８をエッチング
により開口する際に、ＢＰＳＧ膜の膜厚を確保する為に
エッチング量を少なくすると、後に外部との接続を行う
アルミパッド上にパッシベーション膜が残り、接続不良
が発生するという不具合が生じる。
する為に、もともとの層間絶縁膜（ＢＰＳＧ膜）の膜厚
を厚くすると、半導体記憶装置の製造工程におけるコン
タクトホールの形成を困難にする不具合が発生する。ま
たヒューズ６Ｂ上のパッシベーション膜８をエッチング
により開口する際に、ＢＰＳＧ膜の膜厚を確保する為に
エッチング量を少なくすると、後に外部との接続を行う
アルミパッド上にパッシベーション膜が残り、接続不良
が発生するという不具合が生じる。
【０００７】上述した問題を解決する手段として、ヒュ
ーズ上にエッチングストッパー層を設ける方法が特開昭
６４−８００３８号公報に提案されている。以下図４を
用いて説明する。
ーズ上にエッチングストッパー層を設ける方法が特開昭
６４−８００３８号公報に提案されている。以下図４を
用いて説明する。
【０００８】まず図４（ａ）に示すように、シリコン基
板１上に多結晶シリコン膜や高融点金属膜等からなるヒ
ューズ６Ｃを形成した後、その上部にエッチングストッ
パ層１３を設ける。このエッチングストッパー層１３
は、後工程で形成されるパッシベーション膜よりも、エ
ッチング速度が遅い膜質の層間絶縁膜で形成する。ヒュ
ーズ６Ｃとエッチングストッパー層１３は、夫々の形成
膜を積層後ＲＩＥ等の異方性エッチングで重ね切りする
ことで形成する。
板１上に多結晶シリコン膜や高融点金属膜等からなるヒ
ューズ６Ｃを形成した後、その上部にエッチングストッ
パ層１３を設ける。このエッチングストッパー層１３
は、後工程で形成されるパッシベーション膜よりも、エ
ッチング速度が遅い膜質の層間絶縁膜で形成する。ヒュ
ーズ６Ｃとエッチングストッパー層１３は、夫々の形成
膜を積層後ＲＩＥ等の異方性エッチングで重ね切りする
ことで形成する。
【０００９】次に図４（ｂ）に示すように、ヒューズ６
Ｃ及びエッチングストッパー層１３の側壁にサイドウォ
ールスペーサ１４を形成する。次に図４（ｃ）に示すよ
うに、ＢＰＳＧ膜等からなる層間絶縁膜１５Ａ，１５Ｂ
を形成して熱処理する。
Ｃ及びエッチングストッパー層１３の側壁にサイドウォ
ールスペーサ１４を形成する。次に図４（ｃ）に示すよ
うに、ＢＰＳＧ膜等からなる層間絶縁膜１５Ａ，１５Ｂ
を形成して熱処理する。
【００１０】次で図４（ｄ）に示すように、パッシベー
ション膜８を形成した後、フォトレジスト工程を経てエ
ッチングによりパッシベーション膜８及び層間絶縁膜１
５Ａ，１５Ｂに開口部９Ｃを形成する。エッチングスト
ッパー層１３はパッシベーション膜８よりもエッチング
速度が遅いので、開口部９Ｃを形成する為のエッチング
の際、ヒューズ６Ｃが露出する程オーバーエッチングさ
れることはなく、このエッチングストッパー層１３に保
護されてヒューズの不良の発生を防ぐことができる。
ション膜８を形成した後、フォトレジスト工程を経てエ
ッチングによりパッシベーション膜８及び層間絶縁膜１
５Ａ，１５Ｂに開口部９Ｃを形成する。エッチングスト
ッパー層１３はパッシベーション膜８よりもエッチング
速度が遅いので、開口部９Ｃを形成する為のエッチング
の際、ヒューズ６Ｃが露出する程オーバーエッチングさ
れることはなく、このエッチングストッパー層１３に保
護されてヒューズの不良の発生を防ぐことができる。
【００１１】
【発明が解決しようとする課題】この従来の半導体記憶
装置の製造方法は、ヒューズの上部にエッチングストッ
パー層を設けるので、工程を増やさずにこの製造方法を
適用できるのは、ヒューズ上部にパッシベーション膜よ
りもエッチング速度の遅い膜質の層間絶縁膜を形成する
工程が予め存在する場合に限られる。従って、このよう
な工程がない場合は新たにエッチングストッパー層を形
成する工程を追加しなければならないため、製造工程が
煩雑になると共に製造コストが高くなるという問題点が
あった。
装置の製造方法は、ヒューズの上部にエッチングストッ
パー層を設けるので、工程を増やさずにこの製造方法を
適用できるのは、ヒューズ上部にパッシベーション膜よ
りもエッチング速度の遅い膜質の層間絶縁膜を形成する
工程が予め存在する場合に限られる。従って、このよう
な工程がない場合は新たにエッチングストッパー層を形
成する工程を追加しなければならないため、製造工程が
煩雑になると共に製造コストが高くなるという問題点が
あった。
【００１２】本発明の目的は、製造工程を煩雑にするこ
となしにヒューズの不良の発生を防止することが可能な
半導体記憶装置及びその製造方法を提供することにあ
る。
となしにヒューズの不良の発生を防止することが可能な
半導体記憶装置及びその製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、冗長用回路に接続された冗長用ヒューズをレー
ザ切断方式で切断する半導体記憶装置において、前記冗
長用ヒューズの両側に絶縁膜を介して積層された少くと
も二つの導電層を設けると共に、前記冗長用ヒューズ上
と前記導電層上に流動性を有する絶縁膜を設けたことを
特徴とするものである。二つの導電層は冗長用ヒューズ
より上層であっても下層であってもよい。そしてこの導
電層の少くとも一層はコンデンサの電極と同一層を用い
て形成するものである。
装置は、冗長用回路に接続された冗長用ヒューズをレー
ザ切断方式で切断する半導体記憶装置において、前記冗
長用ヒューズの両側に絶縁膜を介して積層された少くと
も二つの導電層を設けると共に、前記冗長用ヒューズ上
と前記導電層上に流動性を有する絶縁膜を設けたことを
特徴とするものである。二つの導電層は冗長用ヒューズ
より上層であっても下層であってもよい。そしてこの導
電層の少くとも一層はコンデンサの電極と同一層を用い
て形成するものである。
【００１４】第２の発明の半導体記憶装置の製造方法
は、半導体基板上の冗長用ヒューズ形成領域の両側に下
層の導電層を設けたのちこの下層の導電層上に絶縁膜を
介して少くとも一つの上層の導電層を形成する工程と、
前記上層の導電層表面を含む全面に層間絶縁膜を設けた
のち冗長用ヒューズを形成する工程と、前記冗長用ヒュ
ーズの表面を含む全面にＰＳＧ膜またはＢＰＳＧ膜を形
成する工程とを含むことを特徴とするものである。
は、半導体基板上の冗長用ヒューズ形成領域の両側に下
層の導電層を設けたのちこの下層の導電層上に絶縁膜を
介して少くとも一つの上層の導電層を形成する工程と、
前記上層の導電層表面を含む全面に層間絶縁膜を設けた
のち冗長用ヒューズを形成する工程と、前記冗長用ヒュ
ーズの表面を含む全面にＰＳＧ膜またはＢＰＳＧ膜を形
成する工程とを含むことを特徴とするものである。
【００１５】第３の発明の半導体記憶装置の製造方法
は、半導体基板上に冗長用ヒューズを形成したのち全面
に層間絶縁膜を形成する工程と、前記冗長用ヒューズの
両側の前記層間絶縁膜上に下層の導電層を設けたのちこ
の下層の導電層上に絶縁膜を介して少くとも一つの上層
の導電層を形成する工程と、前記上層の導電層の表面を
含む全面にＰＳＧ膜またはＢＰＳＧ膜を形成する工程と
を含むことを特徴とするものである。
は、半導体基板上に冗長用ヒューズを形成したのち全面
に層間絶縁膜を形成する工程と、前記冗長用ヒューズの
両側の前記層間絶縁膜上に下層の導電層を設けたのちこ
の下層の導電層上に絶縁膜を介して少くとも一つの上層
の導電層を形成する工程と、前記上層の導電層の表面を
含む全面にＰＳＧ膜またはＢＰＳＧ膜を形成する工程と
を含むことを特徴とするものである。
【００１６】
【実施例】次に本発明について、図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図であり、特に本発明を
ＤＲＡＭのヒューズ形成に適用した場合を示す。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図であり、特に本発明を
ＤＲＡＭのヒューズ形成に適用した場合を示す。
【００１７】まず図１（ａ）に示すように、シリコン基
板１上のヒューズ形成領域１０の両側に、後にリフロー
が可能な酸化膜がヒューズ上にだれてきて厚くなり得る
距離をおいて、多結晶シリコン膜や高融点金属膜等をＣ
ＶＤ法で約３００ｎｍの厚さに形成したのち、パターニ
ングして第１の導電層２を形成する。この導電層２は、
例えばメモリセルを構成するＭＯＳトランジスタのゲー
ト電極と同一層を用いて形成する。次に第１の導電層２
上部と側壁部を含むシリコン基板１上に熱酸化やＣＶＤ
法等により酸化膜等の絶縁膜３を厚さ２００ｎｍ程設け
た後、絶縁膜３を介して第１の導電層２上にＣＶＤ法等
による厚さ３００ｎｍの多結晶シリコン膜や高融点金属
膜等からなる第２の導電層４を形成する。この第２の導
電層４は、例えばメモリセルを構成するコンデンサの下
部電極層と同一層を用いて形成する。
板１上のヒューズ形成領域１０の両側に、後にリフロー
が可能な酸化膜がヒューズ上にだれてきて厚くなり得る
距離をおいて、多結晶シリコン膜や高融点金属膜等をＣ
ＶＤ法で約３００ｎｍの厚さに形成したのち、パターニ
ングして第１の導電層２を形成する。この導電層２は、
例えばメモリセルを構成するＭＯＳトランジスタのゲー
ト電極と同一層を用いて形成する。次に第１の導電層２
上部と側壁部を含むシリコン基板１上に熱酸化やＣＶＤ
法等により酸化膜等の絶縁膜３を厚さ２００ｎｍ程設け
た後、絶縁膜３を介して第１の導電層２上にＣＶＤ法等
による厚さ３００ｎｍの多結晶シリコン膜や高融点金属
膜等からなる第２の導電層４を形成する。この第２の導
電層４は、例えばメモリセルを構成するコンデンサの下
部電極層と同一層を用いて形成する。
【００１８】次に図１（ｂ）に示すように、全面に層間
絶縁間５（酸化シリコン膜、窒化シリコン膜等）をＣＶ
Ｄ法で５００〜６００ｎｍの厚さに形成したのち、その
上に厚さ２００〜３００ｎｍの多結晶シリコン膜や高融
点金属膜をＣＶＤ法またはスパッタ法を用いて形成した
のちパターニングしヒューズ６を形成する。このヒュー
ズ６は、メモリセルのビットラインと同一の層で形成す
る。
絶縁間５（酸化シリコン膜、窒化シリコン膜等）をＣＶ
Ｄ法で５００〜６００ｎｍの厚さに形成したのち、その
上に厚さ２００〜３００ｎｍの多結晶シリコン膜や高融
点金属膜をＣＶＤ法またはスパッタ法を用いて形成した
のちパターニングしヒューズ６を形成する。このヒュー
ズ６は、メモリセルのビットラインと同一の層で形成す
る。
【００１９】次に図１（ｃ）に示すように、さらに上層
の層間絶縁膜としてリフローが可能なＢＰＳＧ（または
ＰＳＧ）膜７を約５００ｎｍの厚さに形成する。この際
第１及び第２の導電層２，３の部分は、これらの導電層
の膜厚分（約６００ｎｍ）だけヒューズ６部よりも全体
の膜厚が厚くなっている。次に熱処理を行うことでＢＰ
ＳＧ膜７をリフローさせて平坦化する。この時膜厚が厚
くなっている導電層上部のＢＰＳＧ膜７がヒューズ６上
にだれてきてヒューズ上のみ３００ｎｍ程度ＢＰＳＧ膜
７が厚くなる。
の層間絶縁膜としてリフローが可能なＢＰＳＧ（または
ＰＳＧ）膜７を約５００ｎｍの厚さに形成する。この際
第１及び第２の導電層２，３の部分は、これらの導電層
の膜厚分（約６００ｎｍ）だけヒューズ６部よりも全体
の膜厚が厚くなっている。次に熱処理を行うことでＢＰ
ＳＧ膜７をリフローさせて平坦化する。この時膜厚が厚
くなっている導電層上部のＢＰＳＧ膜７がヒューズ６上
にだれてきてヒューズ上のみ３００ｎｍ程度ＢＰＳＧ膜
７が厚くなる。
【００２０】次に図１（ｄ）に示すようにパッシベーシ
ョン膜８（酸化シリコン膜、窒化シリコン膜等）をＣＶ
Ｄ法にて９００ｎｍ程形成し、後のレーザーによるヒュ
ーズ切断を容易に行う為にヒューズ６上のパッシベーシ
ョン膜８にフォトレジスト工程を経て、エッチングを行
い開口部９を形成する。
ョン膜８（酸化シリコン膜、窒化シリコン膜等）をＣＶ
Ｄ法にて９００ｎｍ程形成し、後のレーザーによるヒュ
ーズ切断を容易に行う為にヒューズ６上のパッシベーシ
ョン膜８にフォトレジスト工程を経て、エッチングを行
い開口部９を形成する。
【００２１】このように第１の実施例では、ヒューズ６
の両側に二つの導電層を形成しその上層のＢＰＳＧ膜７
を熱処理してリフローさせ、ヒューズ上のみＢＰＳＧ膜
７を厚くできるので、開口部９の形成時のエッチングが
オーバーとなっても、図３で説明した従来例のようにヒ
ューズまでがエッチングされるこはなくなる。しかもＢ
ＰＳＧ膜７はヒューズ上以外の部分は特に厚くないた
め、コンタクトホールの形成も困難とならず、またアル
ミパッド上にパッシベーション膜が残ることもない。
の両側に二つの導電層を形成しその上層のＢＰＳＧ膜７
を熱処理してリフローさせ、ヒューズ上のみＢＰＳＧ膜
７を厚くできるので、開口部９の形成時のエッチングが
オーバーとなっても、図３で説明した従来例のようにヒ
ューズまでがエッチングされるこはなくなる。しかもＢ
ＰＳＧ膜７はヒューズ上以外の部分は特に厚くないた
め、コンタクトホールの形成も困難とならず、またアル
ミパッド上にパッシベーション膜が残ることもない。
【００２２】上記実施例ではヒューズより下層に導電層
を設けた場合について説明したが、以下の実施例に示す
ようにヒューズより上層に導電層を形成しても同様の効
果が得られる。図２（ａ）〜（ｄ）は本発明の第２の実
施例を説明するための半導体チップの断面図である。
を設けた場合について説明したが、以下の実施例に示す
ようにヒューズより上層に導電層を形成しても同様の効
果が得られる。図２（ａ）〜（ｄ）は本発明の第２の実
施例を説明するための半導体チップの断面図である。
【００２３】まず、図２（ａ）に示すように、シリコン
基板１上に、厚さ約３００ｎｍの多結晶シリコン膜や高
融点金属膜をＣＶＤ法やスパッタ法等を用いて形成した
のち、パターニングしてヒューズ６Ａを形成する。この
ヒューズ６Ａは、メモリセルのＭＯＳトランジスタのゲ
ート電極となる層と同一層で形成する。次で全面に第１
の層間絶縁膜５Ａ（酸化シリコン膜、窒化シリコン膜
等）をＣＶＤ法等で２００ｎｍ程度の厚さに設ける。
基板１上に、厚さ約３００ｎｍの多結晶シリコン膜や高
融点金属膜をＣＶＤ法やスパッタ法等を用いて形成した
のち、パターニングしてヒューズ６Ａを形成する。この
ヒューズ６Ａは、メモリセルのＭＯＳトランジスタのゲ
ート電極となる層と同一層で形成する。次で全面に第１
の層間絶縁膜５Ａ（酸化シリコン膜、窒化シリコン膜
等）をＣＶＤ法等で２００ｎｍ程度の厚さに設ける。
【００２４】次に図２（ｂ）に示すように、ヒューズ６
Ａの両側の第１の層間絶縁膜５Ａ上にＣＶＤ法による厚
さ３００ｎｍ程の多結晶シリコン等で第１の導電層２Ａ
を形成する。次でその上に第２の層間絶縁膜５Ｂ（酸化
シリコン膜，窒化シリコン膜等）をＣＶＤ法にて設けた
後、この第２の層間絶縁膜５Ｂを介して第１の導電層２
Ａ上に厚さ１５０ｎｍ程の第２の導電層４Ａを形成す
る。この第１の導電層２Ａ，第２の層間絶縁膜５Ｂ及び
第２の導電層４Ａは、それぞれメモリセルのコンデンサ
の下部電極層、容量絶縁膜層及び上部電極層と同一工程
にて形成する。
Ａの両側の第１の層間絶縁膜５Ａ上にＣＶＤ法による厚
さ３００ｎｍ程の多結晶シリコン等で第１の導電層２Ａ
を形成する。次でその上に第２の層間絶縁膜５Ｂ（酸化
シリコン膜，窒化シリコン膜等）をＣＶＤ法にて設けた
後、この第２の層間絶縁膜５Ｂを介して第１の導電層２
Ａ上に厚さ１５０ｎｍ程の第２の導電層４Ａを形成す
る。この第１の導電層２Ａ，第２の層間絶縁膜５Ｂ及び
第２の導電層４Ａは、それぞれメモリセルのコンデンサ
の下部電極層、容量絶縁膜層及び上部電極層と同一工程
にて形成する。
【００２５】次に図２（ｃ）に示すように、上層の層間
緑膜としてＣＶＤ法にてリフローが可能なＢＰＳＧ（ま
たはＰＳＧ）膜７を５００ｎｍ程の厚さに形成する。こ
の際、導電層上の部分はその膜厚分（約４５０ｎｍ）だ
け、ヒューズ６Ａ上の部分よりも膜厚が厚くなっている
為、第１の実施例と同様に熱処理を行ってＢＰＳＧ膜を
リフローすることで導電層上部のＢＰＳＧ膜がヒューズ
６Ａ上にだれてきてヒューズ上のみ２００〜２５０ｎｍ
程ＢＰＳＧ膜７が厚くなる。
緑膜としてＣＶＤ法にてリフローが可能なＢＰＳＧ（ま
たはＰＳＧ）膜７を５００ｎｍ程の厚さに形成する。こ
の際、導電層上の部分はその膜厚分（約４５０ｎｍ）だ
け、ヒューズ６Ａ上の部分よりも膜厚が厚くなっている
為、第１の実施例と同様に熱処理を行ってＢＰＳＧ膜を
リフローすることで導電層上部のＢＰＳＧ膜がヒューズ
６Ａ上にだれてきてヒューズ上のみ２００〜２５０ｎｍ
程ＢＰＳＧ膜７が厚くなる。
【００２６】次に図２（ｄ）に示すように、パッシベー
ション膜８をＣＶＤ法にて９００ｎｍ程の厚さに形成
し、後のレーザーによるヒューズ切断を容易に行う為に
ヒューズ６Ａ上のパッシベーション膜８にフォレジスト
工程を経て、エッチングを行い開口部９Ａを形成する。
ション膜８をＣＶＤ法にて９００ｎｍ程の厚さに形成
し、後のレーザーによるヒューズ切断を容易に行う為に
ヒューズ６Ａ上のパッシベーション膜８にフォレジスト
工程を経て、エッチングを行い開口部９Ａを形成する。
【００２７】このように第２の実施例においても、ヒュ
ーズ６Ａ上のＢＰＳＧ膜７を他の部分より厚くできるた
め、第１の実施例と同じ効果を有する。
ーズ６Ａ上のＢＰＳＧ膜７を他の部分より厚くできるた
め、第１の実施例と同じ効果を有する。
【００２８】ヒューズ形成領域の両側に形成する導電層
は、ヒューズより上層でも下層でもよくまたどのような
膜質の導電層を用いても効果は損われない。またヒュー
ズ形成領域の両側に形成する導電層は、メモリセル製造
工程の導電層を利用することが可能であり、第１の実施
例の場合、メモリセルのＭＯＳトランジスタのゲート電
極層及びコンデンサの下部電極層を利用したが、メモリ
セルの上部電極層及びビットラインとなる電極層を利用
しても構わない。また、第２の実施例の場合、メモリセ
ルのコンデンサの下部電極及び上部電極を利用したが、
ＭＯＳトランジスタのゲート電極層及びビットラインと
なる電極層を利用しても構わない。
は、ヒューズより上層でも下層でもよくまたどのような
膜質の導電層を用いても効果は損われない。またヒュー
ズ形成領域の両側に形成する導電層は、メモリセル製造
工程の導電層を利用することが可能であり、第１の実施
例の場合、メモリセルのＭＯＳトランジスタのゲート電
極層及びコンデンサの下部電極層を利用したが、メモリ
セルの上部電極層及びビットラインとなる電極層を利用
しても構わない。また、第２の実施例の場合、メモリセ
ルのコンデンサの下部電極及び上部電極を利用したが、
ＭＯＳトランジスタのゲート電極層及びビットラインと
なる電極層を利用しても構わない。
【００２９】このように、本発明に於いては、製造工程
における導電層を利用する為に、新たな工程を設ける必
要がないため製造工程が煩雑になることはない。
における導電層を利用する為に、新たな工程を設ける必
要がないため製造工程が煩雑になることはない。
【００３０】尚、ヒューズ形成領域の両側に形成する導
電層は、ダミーパターンとして用いても他の配線層とし
て用いても構わない。また上記実施例では導電層が２層
の場合について説明したが、半導体記憶装置の製造工程
で形成される導電層（ビットライン，ゲート電極，ヒュ
ーズ，コンデンサの電極等）を用いて３層または４層と
し、ヒューズ上のＢＰＳＧ膜の厚さを十分な厚さとする
ことができる。
電層は、ダミーパターンとして用いても他の配線層とし
て用いても構わない。また上記実施例では導電層が２層
の場合について説明したが、半導体記憶装置の製造工程
で形成される導電層（ビットライン，ゲート電極，ヒュ
ーズ，コンデンサの電極等）を用いて３層または４層と
し、ヒューズ上のＢＰＳＧ膜の厚さを十分な厚さとする
ことができる。
【００３１】
【発明の効果】以上説明したように本発明は、冗長用ヒ
ューズの両側に少くとも二つの導電層を積層し、ＢＰＳ
Ｇ（又はＰＳＧ）膜を形成して熱処理することにより、
冗長用ヒューズ上のＢＰＳＧ膜のみを厚くすることがで
きるので、パッシベーション膜に開口部を形成する際、
下層のヒューズが露出する程オーバーエッチングされる
ことはなくなるため、工程を増やすことなく冗長用ヒュ
ーズの不良の発生を防止できるという効果がある。
ューズの両側に少くとも二つの導電層を積層し、ＢＰＳ
Ｇ（又はＰＳＧ）膜を形成して熱処理することにより、
冗長用ヒューズ上のＢＰＳＧ膜のみを厚くすることがで
きるので、パッシベーション膜に開口部を形成する際、
下層のヒューズが露出する程オーバーエッチングされる
ことはなくなるため、工程を増やすことなく冗長用ヒュ
ーズの不良の発生を防止できるという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来の半導体記憶装置の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
【図４】従来の他の半導体記憶装置の製造方法を説明す
るための半導体チップの断面図。
るための半導体チップの断面図。
１ シリコン基板 ２，２Ａ 第１の導電層 ３ 絶縁膜 ４，４Ａ 第２の導電層 ５，５Ａ，５Ｂ，１５Ａ，１５Ｂ 層間絶縁膜 ６，６Ａ，６Ｂ ヒューズ ７ ＢＰＳＧ膜 ８ パッシベーション膜 ９，９Ａ〜９Ｃ 開口部 １０ ヒューズ形成領域 １１，１２ 絶縁膜 １３ エッチングストッパー層 １４ サイドウォールスペーサ
Claims (6)
- 【請求項１】 冗長用回路に接続された冗長用ヒューズ
をレーザ切断方式で切断する半導体記憶装置において、
前記冗長用ヒューズの両側に絶縁膜を介して積層された
少くとも二つの導電層を設けると共に、前記冗長用ヒュ
ーズ上と前記導電層上に流動性を有する絶縁膜を設けた
ことを特徴とする半導体記憶装置。 - 【請求項２】 二つの導電層は冗長用ヒューズより下層
の導電層である請求項１記載の半導体記憶装置。 - 【請求項３】 二つの導電層は冗長用ヒューズより上層
の導電層である請求項１記載の半導体記憶装置。 - 【請求項４】 少くとも一つの導電層はコンデンサの電
極と同一層である請求項１記載の半導体記憶装置。 - 【請求項５】 半導体基板上の冗長用ヒューズ形成領域
の両側に下層の導電層を設けたのちこの下層の導電層上
に絶縁膜を介して少くとも一つの上層の導電層を形成す
る工程と、前記上層の導電層表面を含む全面に層間絶縁
膜を設けたのち冗長用ヒューズを形成する工程と、前記
冗長用ヒューズの表面を含む全面にＰＳＧ膜またはＢＰ
ＳＧ膜を形成する工程とを含むことを特徴とする半導体
記憶装置の製造方法。 - 【請求項６】 半導体基板上に冗長用ヒューズを形成し
たのち全面に層間絶縁膜を形成する工程と、前記冗長用
ヒューズの両側の前記層間絶縁膜上に下層の導電層を設
けたのちこの下層の導電層上に絶縁膜を介して少くとも
一つの上層の導電層を形成する工程と、前記上層の導電
層の表面を含む全面にＰＳＧ膜またはＢＰＳＧ膜を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11064894A JPH07321209A (ja) | 1994-05-25 | 1994-05-25 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11064894A JPH07321209A (ja) | 1994-05-25 | 1994-05-25 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321209A true JPH07321209A (ja) | 1995-12-08 |
Family
ID=14541014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11064894A Pending JPH07321209A (ja) | 1994-05-25 | 1994-05-25 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321209A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822309B2 (en) | 2000-03-23 | 2004-11-23 | Nec Electronics Corporation | Apparatus for selectively cutting fuse electrodes |
| JP2005136201A (ja) * | 2003-10-30 | 2005-05-26 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| CN103715173A (zh) * | 2012-10-03 | 2014-04-09 | 精工电子有限公司 | 半导体集成电路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196151A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Epson Corp | 半導体装置 |
-
1994
- 1994-05-25 JP JP11064894A patent/JPH07321209A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196151A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Epson Corp | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822309B2 (en) | 2000-03-23 | 2004-11-23 | Nec Electronics Corporation | Apparatus for selectively cutting fuse electrodes |
| JP2005136201A (ja) * | 2003-10-30 | 2005-05-26 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4599826B2 (ja) * | 2003-10-30 | 2010-12-15 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
| CN103715173A (zh) * | 2012-10-03 | 2014-04-09 | 精工电子有限公司 | 半导体集成电路装置 |
| KR20140043872A (ko) * | 2012-10-03 | 2014-04-11 | 세이코 인스트루 가부시키가이샤 | 반도체 집적회로 장치 |
| JP2014075437A (ja) * | 2012-10-03 | 2014-04-24 | Seiko Instruments Inc | 半導体集積回路装置 |
| CN103715173B (zh) * | 2012-10-03 | 2017-10-24 | 精工半导体有限公司 | 半导体集成电路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970204 |