JP4599826B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP4599826B2
JP4599826B2 JP2003370799A JP2003370799A JP4599826B2 JP 4599826 B2 JP4599826 B2 JP 4599826B2 JP 2003370799 A JP2003370799 A JP 2003370799A JP 2003370799 A JP2003370799 A JP 2003370799A JP 4599826 B2 JP4599826 B2 JP 4599826B2
Authority
JP
Japan
Prior art keywords
fuse
film
oxide film
pad electrode
nitride film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003370799A
Other languages
English (en)
Other versions
JP2005136201A (ja
Inventor
清高 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003370799A priority Critical patent/JP4599826B2/ja
Publication of JP2005136201A publication Critical patent/JP2005136201A/ja
Application granted granted Critical
Publication of JP4599826B2 publication Critical patent/JP4599826B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ヒューズの腐食防止方法に適用して好適なものである。
従来の半導体装置では、ＳＲＡＭなどのメモリセルを救済するためのヒューズ機能として最上層配線層を用いて形成する方法がある。その場合、救済時のレーザーによるヒューズカットを容易に行えるように、ヒューズ上に形成されたパッシベーション膜であるシリコン窒化膜を除去し、ヒューズ上をシリコン酸化膜のみで構成する方法がある。
また、例えば、特許文献１には、ヒューズの切断不良を低減するために、ヒューズ上に形成されたシリコン窒化膜に溶断用窓を設ける方法が開示されている。
特開２００３−６８８５６号公報
しかしながら、従来の半導体装置では、最上層配線層をヒューズ機能として用いると、もう１つのパッシベーション膜である高密度プラズマＣＶＤにて形成されたヒューズ上のシリコン酸化膜が凸状になりその凸部にパッケージからの応力が集中し、ヒューズが腐食するという問題があった。
そこで、本発明の目的は、酸化膜で覆われたヒューズの腐食を低減させることを可能としつつ、ヒューズを最上層配線層に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成されたパッド電極と、前記パッド電極と同一層に形成されたヒューズと、前記パッド電極および前記ヒューズを覆う酸化膜と、前記酸化膜上に形成された窒化膜と、前記酸化膜および前記窒化膜に形成され、前記パッド電極の表面を露出させる第１開口部と、前記窒化膜に形成され、前記ヒューズ上の酸化膜を露出させる第２開口部と、前記ヒューズ上の酸化膜に形成された平坦面とを備えることを特徴とする。
これにより、ヒューズ上のシリコン酸化膜に形成される凸部を除去することができ、パッケージからの応力がヒューズ上のシリコン酸化膜に集中することを防止することができる。このため、レーザーによるヒューズカットを容易とするために、最上層配線層に形成されたヒューズ上の窒化膜を除去した場合においても、ヒューズの腐食を抑制することが可能となる。
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成されたパッド電極と、前記パッド電極と同一層に形成されたヒューズと、前記パッド電極および前記ヒューズを覆う酸化膜と、前記酸化膜の表面を平坦化する平坦化膜と、前記平坦化膜上に形成された窒化膜と、前記酸化膜、前記平坦化膜および前記窒化膜に形成され、前記パッド電極の表面を露出させる第１開口部と、前記窒化膜に形成され、前記ヒューズ上の平坦化膜を露出させる第２開口部とを備えることを特徴とする。
これにより、ヒューズ上のシリコン酸化膜に凸部が形成されることを防止することができ、パッケージからの応力がヒューズ上のシリコン酸化膜に集中することを防止することができる。このため、レーザーによるヒューズカットを容易とするために、最上層配線層に形成されたヒューズ上の窒化膜を除去した場合においても、ヒューズの腐食を抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極およびヒューズを絶縁層上に形成する工程と、前記パッド電極および前記ヒューズ上に酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記パッド電極の表面を露出させる第１開口部を前記酸化膜および前記窒化膜に形成する工程と、前記ヒューズ上の酸化膜を露出させる第２開口部を前記窒化膜に形成する工程と、前記ヒューズ上の前記露出させた酸化膜を平坦化する工程とを備えることを特徴とする。
これにより、ヒューズ上に形成されるシリコン酸化膜の凸部を除去することができ、最上層配線層に形成されたヒューズ上の窒化膜を除去した場合においても、ヒューズの腐食を抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極およびヒューズを絶縁層上に形成する工程と、前記パッド電極および前記ヒューズ上に酸化膜を形成する工程と、前記酸化膜上に平坦化膜を形成する工程と、前記平坦化膜が形成された前記酸化膜の表面を平坦化する工程と、前記平坦化された酸化膜上に窒化膜を形成する工程と、前記パッド電極の表面を露出させる開口部を前記酸化膜、前記平坦化膜および前記窒化膜に形成する工程と、前記ヒューズ上の前記窒化膜を除去する工程とを備えることを特徴とする。
これにより、ヒューズ上に形成されるシリコン酸化膜の凸部が形成されることを防止することができ、最上層配線層に形成されたヒューズ上の窒化膜を除去した場合においても、ヒューズの腐食を抑制することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、絶縁層１上には、パッド電極２ｂおよびヒューズ２ａが形成されている。なお、パッド電極２ｂおよびヒューズ２ａは、ＳＲＡＭなどのメモリセルを備える半導体チップの最上層配線層に形成することができる。また、パッド電極２ｂおよびヒューズ２ａの膜厚は、例えば、５０００Å程度とすることができる。
そして、高密度プラズマＣＶＤにより、パッド電極２ｂおよびヒューズ２ａ間の隙間が埋め込まれるように、パッド電極２ｂおよびヒューズ２ａ上に酸化膜３を形成する。なお、酸化膜３の膜厚は、例えば、９０００〜１００００Å程度とすることができる。
ここで、高密度プラズマＣＶＤを用いて酸化膜３を形成することにより、ギャップフィル特性を向上させることが可能となり、パッド電極２ｂおよびヒューズ２ａのアスペクト比が高く、配線間スペーズが狭い場合においても、パッド電極２ｂおよびヒューズ２ａ間の隙間を効率よく精度よく埋め込むことができる。
そして、例えば、プラズマＣＶＤにより、酸化膜３上に窒化膜４を形成する。なお、窒化膜４の膜厚は、例えば、６０００Å程度とすることができる。
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、パッド電極２ｂ上の酸化膜３および窒化膜４に開口部５を形成し、パッド電極２ｂに表面を露出させる。また、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、ヒューズ２ａ上の窒化膜４に開口部６を形成し、ヒューズ２ａ上の酸化膜３を露出させる。
次に、図１（ｃ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、ヒューズ２ａ上の酸化膜３を薄膜化し、ヒューズ２ａ上の酸化膜３に平坦面７を形成する。なお、ヒューズ２ａ上の酸化膜３の膜厚は、例えば、３０００Å〜４０００Å程度とすることができる。
これにより、ヒューズ２ａ上の酸化膜３に形成される凸部を除去することができ、パッケージからの応力がヒューズ２ａ上の酸化膜３に集中することを防止することができる。このため、ヒューズ２ａのレーザカットを容易とするために、最上層配線層に形成されたヒューズ２ａ上の窒化膜４を除去した場合においても、ヒューズ２ａの腐食を抑制することが可能となる。
また、ヒューズ２ａ上の酸化膜３の膜厚を２０００Å〜４０００Å程度とすることにより、ヒューズ２ａのレーザカットを可能としつつ、ヒューズ２ａの腐食を抑制することが可能となる。
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、絶縁層１１上には、パッド電極１２ｂおよびヒューズ１２ａが形成されている。なお、パッド電極１２ｂおよびヒューズ１２ａは、ＳＲＡＭなどのメモリセルを備える半導体チップの最上層配線層に形成することができる。なお、パッド電極１２ｂおよびヒューズ１２ａの膜厚は、例えば、５０００Å程度とすることができる。
そして、高密度プラズマＣＶＤにより、パッド電極１２ｂおよびヒューズ１２ａ間の隙間が埋め込まれるように、パッド電極１２ｂおよびヒューズ１２ａ上に酸化膜１３ａを形成する。なお、酸化膜１３ａの膜厚は、例えば、７０００Å程度とすることができる。
そして、例えば、ＴＥＯＳを用いたプラズマＣＶＤにより、酸化膜１３ａ上に平坦化膜１３ｂを形成する。なお、平坦化膜１３ｂ膜厚は、例えば、３０００Åとすることができる。
次に、図２（ｂ）に示すように、平坦化膜１３ｂおよび酸化膜１３ａの表面を研磨することにより、酸化膜１３ａの表面を平坦化する。なお、平坦化膜１３ｂおよび酸化膜１３ａの表面を研磨する方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる。
次に、図２（ｃ）に示すように、例えば、プラズマＣＶＤにより、平坦化された酸化膜１３ａ上に窒化膜１４を形成する。なお、窒化膜１４の膜厚は、例えば、６０００Å程度とすることができる。
次に、図２（ｄ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、パッド電極１２ｂ上の酸化膜１３ａ、平坦化膜１３ｂおよび窒化膜１４に開口部１５を形成し、パッド電極１２ｂに表面を露出させる。また、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、ヒューズ１２ａ上の窒化膜１４に開口部１６を形成し、ヒューズ１２ａ上の酸化膜１３ａを露出させる。なお、ヒューズ２ａ上の酸化膜１３ａおよび平坦化膜１３ｂの合計の膜厚は、例えば、３０００Å〜４０００Å程度とすることができる。
これにより、ヒューズ１２ａ上の酸化膜１３ａに凸部が形成されることを防止することができ、パッケージからの応力がヒューズ１２ａ上の酸化膜１３ａに集中することを防止することができる。このため、ヒューズ１２ａのレーザカットを容易とするために、最上層配線層に形成されたヒューズ１２ａ上の窒化膜１４を除去した場合においても、ヒューズ１２ａの腐食を抑制することが可能となる。
本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
符号の説明
１、１１ 絶縁層、２ａ、１２ａ ヒューズ、２ｂ、１２ｂ パッド電極、３、１３ａ 酸化膜、１３ｂ 平坦化膜、４、１４ 窒化膜、５、６、１５、１６ 開口部、７ 平坦面

Claims (3)

  1. 絶縁層上に形成されたパッド電極と、
    前記パッド電極と同一層に形成されたヒューズと、
    前記パッド電極および前記ヒューズを覆う酸化膜と、
    前記酸化膜上に形成された窒化膜と、
    前記酸化膜および前記窒化膜に形成され、前記パッド電極の表面を露出させる第１開口部と、
    前記窒化膜に形成され、前記ヒューズ上の酸化膜を露出させる第２開口部と、
    前記ヒューズ上の酸化膜に形成された平坦面とを備えることを特徴とする半導体装置。
  2. 絶縁層上に形成されたパッド電極と、
    前記パッド電極と同一層に形成されたヒューズと、
    前記パッド電極および前記ヒューズを覆う酸化膜と、
    前記酸化膜の表面を平坦化する平坦化膜と、
    前記平坦化膜上に形成された窒化膜と、
    前記酸化膜、前記平坦化膜および前記窒化膜に形成され、前記パッド電極の表面を露出させる第１開口部と、
    前記窒化膜に形成され、前記ヒューズ上の平坦化膜を露出させる第２開口部とを備えることを特徴とする半導体装置。
  3. パッド電極およびヒューズを絶縁層上に形成する工程と、
    前記パッド電極および前記ヒューズ上に酸化膜を形成する工程と、
    前記酸化膜上に窒化膜を形成する工程と、
    前記パッド電極の表面を露出させる第１開口部を前記酸化膜および前記窒化膜に形成する工程と、
    前記ヒューズ上の酸化膜を露出させる第２開口部を前記窒化膜に形成する工程と、
    前記ヒューズ上の前記露出させた酸化膜を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。
JP2003370799A 2003-10-30 2003-10-30 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4599826B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003370799A JP4599826B2 (ja) 2003-10-30 2003-10-30 半導体装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003370799A JP4599826B2 (ja) 2003-10-30 2003-10-30 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005136201A JP2005136201A (ja) 2005-05-26
JP4599826B2 true JP4599826B2 (ja) 2010-12-15

Family

ID=34647699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003370799A Expired - Fee Related JP4599826B2 (ja) 2003-10-30 2003-10-30 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4599826B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321209A (ja) * 1994-05-25 1995-12-08 Nec Kyushu Ltd 半導体記憶装置及びその製造方法
JPH09298244A (ja) * 1996-03-05 1997-11-18 Nippon Steel Corp 半導体装置及びその製造方法
JPH1154508A (ja) * 1997-07-30 1999-02-26 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2000332114A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003037167A (ja) * 2001-07-25 2003-02-07 Seiko Epson Corp 半導体装置
JP2003068856A (ja) * 2001-08-27 2003-03-07 Seiko Epson Corp ヒューズ素子、半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321209A (ja) * 1994-05-25 1995-12-08 Nec Kyushu Ltd 半導体記憶装置及びその製造方法
JPH09298244A (ja) * 1996-03-05 1997-11-18 Nippon Steel Corp 半導体装置及びその製造方法
JPH1154508A (ja) * 1997-07-30 1999-02-26 Sanyo Electric Co Ltd 半導体装置及び半導体装置の製造方法
JP2000332114A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003037167A (ja) * 2001-07-25 2003-02-07 Seiko Epson Corp 半導体装置
JP2003068856A (ja) * 2001-08-27 2003-03-07 Seiko Epson Corp ヒューズ素子、半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2005136201A (ja) 2005-05-26

Similar Documents

Publication Publication Date Title
JP4951228B2 (ja) 段差被覆性を向上させた半導体ウェハー及びその製造方法
US7419906B2 (en) Method for manufacturing a through conductor
JPH1174229A (ja) 半導体装置
TWI794730B (zh) 半導體晶圓及其製造方法
TW410392B (en) Damascene interconnection and semiconductor device
CN215220707U (zh) 半导体装置
CN114446876B (zh) 晶圆切割方法
US7893465B2 (en) Semiconductor device and method of manufacturing same
JP4634180B2 (ja) 半導体装置及びその製造方法
KR100726746B1 (ko) 반도체 장치의 제조 방법
JP4599826B2 (ja) 半導体装置および半導体装置の製造方法
JP2005354057A (ja) キャパシタの金属下部電極形成方法及びこのための選択的な金属膜エッチング方法
JP4400087B2 (ja) 半導体装置及びその製造方法
JP4774674B2 (ja) 半導体ウェーハ及びその製造方法
JP2008041804A (ja) 半導体装置及びその製造方法
KR100327580B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100559037B1 (ko) 금속배선 및 그의 형성방법
US20220108895A1 (en) Method of manufacturing semiconductor device
JP2012253121A (ja) 半導体装置の製造方法
JP2010027690A (ja) 半導体装置の製造方法
JP2007214433A (ja) 半導体装置およびその製造方法
JP4379245B2 (ja) 半導体装置の製造方法
JP3963380B2 (ja) 半導体装置の製造方法
US7642190B2 (en) Method of forming thin insulating layer in MRAM device
US7625816B2 (en) Method of fabricating passivation

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061012

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100913

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees