JP3963380B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、高誘電体又は強誘電体を容量絶縁膜とする容量素子を含む半導体装置の製造方法に関する。

容量素子の一種である強誘電体メモリにおいて、現在量産されているタイプは、上部電極より下部電極の大きないわゆるプレーナ型構造を使用した１〜６４ｋｂｉｔの容量のものである。これに対して現在の開発の中心は、上部電極より下部電極の小さな、いわゆるスタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のタイプである。このスタック型構造の強誘電体メモリにおいては、集積度の大幅な向上、不揮発性メモリの信頼性の向上に対する期待が高まっている。

従来例のスタック型構造の強誘電体メモリにおいては、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）により絶縁膜の表面の凹凸を平坦化することで、下層の凹凸に影響されることなく強誘電体膜を形成し、信頼性の高い強誘電体メモリを実現することが知られている（例えば、特許文献１参照）。以下、図１１を参照しながら、従来例のスタック型構造の強誘電体メモリの製造方法について説明する。図１１は、従来の強誘電体メモリの製造工程におけるメモリセルアレイ部の断面を示す。

まず、図１１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、窒化チタンバリア層と白金膜の積層膜を形成する。次に、第１の導電膜５上にレジストパターンを形成し、図１１（ｂ）に示すように、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、コンタクトプラグ３上に下部電極６を形成する。

次に、図１１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８をウエハ全面に形成する。次に、図１１（ｄ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまで研磨する。次に、図１１（ｆ）に示すように、その上に順次、容量絶縁膜となる強誘電体膜９、および第２の導電膜２０（白金膜等）を形成する。

次に、図示しないが、レジストパターンをマスクとするドライエッチングにより、第２の導電膜２０と強誘電体膜９をそれぞれパターニングして、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。

この強誘電体メモリでは、下部電極６の面積がその上層の強誘電体および上部電極の面積よりも小さく、キャパシタの容量は、下部電極６で決定されることとなる。すなわち、下部電極６が、キャパシタの容量（面積）を決定する「容量規定口」となる。また、図１１（ｆ）に示す構造では、強誘電体膜９が、下部電極６による凹凸を平坦化した面に形成されているため、その膜質が良好なものとなる。
特開平１０−３２１６２８号公報

上述の製造方法では、ＣＭＰにより絶縁膜８を研磨する際に、ウエハ全面において下部電極６を一様に露出させ、強誘電体メモリの容量特性を変動させる研磨残りをなくすため、ＣＭＰの面内均一性を考慮して、ある程度のオーバー研磨を行う必要がある。

しかし、下部電極６の表面には、Ｐｔ等の研磨され難い貴金属系材料の層が形成されるため、ＣＭＰによる平坦化によって下部電極６の近傍にリセスが生じ、下部電極６が僅かながら突出した形状となる。その状態でオーバー研磨を行うと、下部電極６に研磨応力が集中し、下部電極６が剥離したり、下部電極６にいわゆるスクラッチが発生することもあった。このため、研磨残りがなく、かつ、スクラッチが発生しないように、研磨時間を最適化する必要があり、研磨条件の設定の自由度（ウィンドウ）を狭める要因となっていた。

発明者等の検討の結果、このスクラッチは、下部電極６が集積したメモリセルアレイ部等の、配線パターン密度の高い領域よりも、むしろ、孤立した金属配線や、寸法マーク、アライメントマーク、重ね合わせマーク等の孤立パターンが配置された、配線パターン密度の低い領域で優先して発生することが発見された。

以下に、スクラッチの発生プロセスについて、図１２を参照しながら説明する。図１２は、図１１に示した強誘電体メモリの製造工程における、金属配線部の断面を示す。図１２における（ａ）〜（ｅ）の工程は、図１１における（ａ）〜（ｅ）の工程にそれぞれ対応し、各工程は同時に行われる。

まず、図１２（ａ）に示すように、半導体基板１０上に、高濃度の不純物拡散層２を形成する。その上に順次、層間絶縁膜４、および第１の導電膜５を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１２（ｂ）に示すように、金属配線７を形成する。次に、図１２（ｃ）に示すように、シリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８を、金属配線７と層間絶縁膜４が埋め込まれるようにウエハ全面に形成する。次に、図１２（ｄ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化する。

この研磨工程において、メモリセルアレイ部のような配線パターン密度の高い領域に比べて、孤立した金属配線７が配置された部分のような配線パターン密度の低い領域では、研磨される絶縁膜８の体積が小さいため研磨速度が相対的に速い。そのため、段差緩和が早く進み、金属配線７の方が、下部電極６よりも早く絶縁膜８から露出する（図１１（ｄ）参照）。その状態でさらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまでオーバー研磨が行われる。その結果、既に露出した金属配線７の近傍にリセスが生じ、金属配線７が突出した形状となる。そのため、金属配線７に研磨応力が集中し、図１２（ｅ）に示すように、金属配線７が剥離する。この剥離した金属配線７がスクラッチの原因となり、さらには、金属配線7の剥離やスクラッチの発生の連鎖が起こる。

上述のような現象は、メモリセルの密度の相違や、ウエハ上における占有面積の相違によっても生じる。図１３に、アレイ面積の異なるメモリセルアレイ部が混在している素子の製造工程において、ＣＭＰにより下部電極６の表面を露出させる際の状態を模式的に示す。図１３（ａ１）〜（ｃ１）は各々、アレイ面積の大きなメモリセルアレイ部、アレイ面積の小さなメモリセルアレイ部、および下部電極６が形成されていない領域（以下、周辺回路部という。）について、下部電極６の配置を示す平面図である。図１３（ａ２）〜（ｃ２）は各々、各領域の断面を示す。これらの各領域に対して同時に研磨が行われる。

図１３（ａ３）に示すように、アレイ面積の大きなメモリセルアレイ部において下部電極６の表面が露出したとき、図１３（ｂ３）に示すように、アレイ面積の小さなメモリセルアレイ部では、下部電極６の近傍にリセスが生じ、下部電極６が剥離する。また、図１３（ｃ３）に示す周辺回路部においては、平坦な絶縁膜８（以下、ベタ膜という。）に対する研磨速度が支配的となるため、グローバル段差が大きくなる。グローバル段差とは、ウエハ面における残膜の最大膜厚と最小膜厚の差をいう。

以下に、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部における研磨の状態をモデルとして、この現象を図１４を参照して定量的に説明する。

図１４のグラフにおいて、横軸は研磨時間を示し、縦軸は、下部電極（厚さ：３００ｎｍ）上に形成された絶縁膜（厚さ：４００ｎｍ）のＣＭＰによる研磨後の残膜の厚さを示す。残膜の厚さは、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部についてそれぞれ示す。但し、周辺回路部では、層間絶縁膜４上の残膜の厚さである。研磨時間に対する残膜の厚さの変化を見ると、周辺回路部では、ベタ膜の研磨速度（２００ｎｍ／分）で一様に研磨される。これに対し、下層に下部電極６が形成された強誘電体メモリセルアレイ部では、研磨初期の段差緩和が促進される時間領域と、その後のベタ膜の研磨速度で研磨される時間領域からなることが判る。

図１４から判るように、全ての下部電極６を露出させるためには、研磨時間を９０秒（１．５分）に設定する必要がある。アレイ面積の大きなメモリセルアレイ部における残膜の厚さが０ｎｍとなるには、９０秒を要するからである。その場合、アレイ面積の小さなメモリセルアレイ部においては、０．５分オーバー研磨され、下部電極６の近傍に１００ｎｍ（＝２００ｎｍ／分×０．５分）のリセスが発生する。これは下部電極６の剥離を引き起こす要因となる。一方、周辺回路部では、３００ｎｍ（＝２００ｎｍ／分×１．５分）研磨される。従って、図１３（ａ３）〜（ｃ３）に示した絶縁膜の残存厚さａ、ｂ、ｃは、それぞれａ＝３００ｎｍ、ｂ＝２００ｎｍ、ｃ＝１００ｎｍとなる。グローバル段差は、ａ―ｃ＝２００ｎｍとなる。

以上のとおり、アレイ面積が異なるメモリセルアレイ部と周辺回路部が混在すると、段差緩和が促進される領域とベタ膜の研磨速度で研磨される領域が存在し、ウエハ全面で見ると、研磨速度の不均一性が大きい。この結果、グローバル段差が大きくなり、研磨残りの解消とスクラッチの発生回避の両立が困難となることが判る。上述した研磨残り、下部電極の剥離、及びスクラッチは、強誘電体メモリの特性に関するビット不良の原因となり、生産歩留まりが低下する。

また、強誘電体メモリは、データを一定期間内保存し、必要なときに読み出す不揮発性メモリであることから、強誘電体メモリセルは均一に作製されていることが望ましい。特に、リセスによる強誘電体膜の膜厚のバラツキは、データの保持信頼性や強誘電体メモリ特性に大きな影響を与えるため、極力抑制する必要がある。

また、強誘電体メモリにおいて、メモリセルアレイ部とそれ以外の部分（例えば、ＦｅＲＡＭ混載システムＬＳＩでは周辺のロジック回路等）との間のグローバル段差は、配線工程におけるリソグラフィーのＤＯＦ（Depth of Focus［焦点深度］）不足につながり、配線間ショートや配線抵抗のバラツキ等の原因となり、生産歩留まりに直接影響を与える。

本発明は、容量素子の下部電極を埋め込む絶縁層の研磨に際して段差緩和が促進されて、埋め込み用絶縁膜の研磨残り、下部電極の剥離、及びスクラッチの発生が抑制され、かつグローバル段差を低減させることが可能な半導体装置の製造方法を提供することを目的とする。

上記課題を解決するため、本発明の半導体装置の製造方法は、基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、前記導電層をパターニングして複数の容量素子下部電極と共に金属配線を形成する工程と、前記金属配線、前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、前記容量素子下部電極が配置された領域の前記第２の絶縁層にのみ凹部を形成する工程と、前記第２の絶縁層を研磨して平坦化する工程と、前記容量素子下部電極を露出させる工程と、前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む。

上記構成の半導体装置の製造方法によれば、容量素子下部電極を埋め込む第２の絶縁層に凹部を形成することにより、凹部における第２の絶縁層の研磨体積が減少し、研磨時間が短縮され段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。

本発明の半導体装置の製造方法において好ましくは、容量素子下部電極を露出させる工程を、エッチバック法により行う。また好ましくは、第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（Chemical Mechanical Polising）により行う。

上記の方法において、第２の絶縁層を研磨して平坦化する工程と容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行うことができる。好ましくは、平坦化および露出工程を、ＣＭＰにより行う。

また好ましくは、導電層の表面を、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物とする。これらの材料はスクラッチが発生し易いことから、特にこの方法の効果が顕著なものとなる。

また好ましくは、第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う。ドライエッチングによれば、第２の絶縁層に対する凹部の形成が容易である。この場合、好ましくは、第２の絶縁層に形成する凹部の深さを、容量素子下部電極の膜厚と実質的に同等とする。それにより、第２の絶縁層の表面と容量素子下部電極の表面が同じ高さで平坦になるまでに要する研磨時間を、ベタ膜の研磨速度で計算して見積もることができる。また、容量素子下部電極の配線パターン密度や、容量素子を複数個含む容量素子群の面積が研磨時間に与える影響を、極力低減することも可能となる。

また好ましくは、第２の絶縁層に凹部を形成する際に、容量素子下部電極の少なくとも一部を露出させる。それにより、容量素子下部電極上の研磨残りがより確実に解消される。また好ましくは、第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるようにドライエッチングを行う。それにより、レジストマスクのマスクズレに対するマージンを向上させることができ、容量素子下部電極上に凹部をより確実に形成することができる。また、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。

上記の方法において好ましくは、第２の絶縁層として、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた常圧ＣＶＤ法によりＳｉＯ₂膜を成膜する。それにより、例えば、成膜にプラズマＣＶＤを用いた場合に、プラズマ中の水素が容量素子下部電極に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、容量素子下部電極にダメージを与える弊害を回避することができる。また、いわゆるセルフフローの効果により、成膜のみで容量素子下部電極間における第２の絶縁層の凹部がなだらかになり、段差緩和の促進に好都合である。

また好ましくは、第２の絶縁層の凹部の領域を、その下層の容量素子下部電極より大きくする。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。

また好ましくは、第２の絶縁層の凹部を、複数の容量素子下部電極の上部領域に跨る大きさに形成する。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。

以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。

（実施の形態１）
本発明の実施の形態１における強誘電体メモリの製造方法について、図１−１および図１−２を参照しながら説明する。同図は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。

まず、図１−１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。

次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１−１（ｂ）に示すように、コンタクトプラグ３上に下部電極６を形成する。次に、図１−１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。次に、図１−１（ｄ）に示すように、下部電極６上に、開口部を有するレジストパターン１１を形成する。

次に、図１−１（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去し、凹部１２を形成する。凹部１２の深さは、後のＣＭＰ法で研磨されて凹部１２が下地に転写されない程度の深さに設定することが好ましい。これにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域との研磨速度との差が小さくなる。

次に、図１−２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨して、その表面を平坦化する。この状態では、下部電極６の表面は露出していない。次に、図１−２（ｇ）に示すように、エッチバック法により、下部電極６の表面が露出されるまで絶縁膜８のエッチングを行う。絶縁膜８のエッチバックには、ドライエッチングを使用することが好ましい。ドライエッチングによれば、前工程のＣＭＰ法で発生するマイクロスクラッチによる影響を除去するために、その広がりを抑制できるからである。但し、前工程のＣＭＰ法でほとんどマイクロスクラッチが発生せず、また下部電極６に与えるダメージが敏感に強誘電体特性に影響を与えるような強誘電体材料を使用する場合には、ウェットエッチングを適宜採用することも可能である。

次に、図１−２（ｈ）に示すように、絶縁膜８および下部電極６の上に、容量絶縁膜として作用する強誘電体膜９を形成し、さらにその上に、第２の導電膜２０（白金膜等）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第２の導電膜をパターニングして、図１−２（ｉ）に示すように上部電極２１を形成する。また、図１−２（ｊ）に示すように、レジストパターンをマスクとしてドライエッチングにより第２の導電膜２０と強誘電体膜９をパターニングして、上部電極２１および強誘電体膜９ａを形成しても良い。その後、図示しないが、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。

本実施の形態によれば、下部電極６上の絶縁膜８に凹部１２を形成することにより、凹部１２における絶縁膜８の研磨体積が削減されるため、研磨時間が短縮され、段差緩和が促進される。また、スラリーが凹部１２に入り込み、研磨パッドが下地に馴染むため、凹部１２におけるＣＭＰの研磨パッドと絶縁膜８の接触面積が大きくなることも、段差緩和の促進に寄与する。以上の結果、ウエハ全面で見た研磨速度の均一性が改善され、研磨残り、下部電極６の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。

また、本実施の形態は、成膜されたままの絶縁膜８をＣＭＰにより平坦化する工程と、エッチバック法により下部電極６を露出させる工程を組み合わせた方法に加えて、絶縁膜８に凹部１２を形成することによる段差緩和の促進を組合せた点に特徴を有する。その特徴による効果について以下に説明する。

ＣＭＰにより平坦化を行った後、エッチバック法により下部電極６の表面を露出させる方法は、ＣＭＰを行う段階では下部電極６が露出しないため、下部電極６の剥離、およびスクラッチの発生を抑制する効果が大きい。ところがその場合、ＣＭＰのみで絶縁膜８の平坦化および下部電極６の露出を行う場合に比べて、絶縁膜８を厚くする必要があり、下部電極６の周囲の絶縁膜８に発生するリセスの量を増大させる原因となる。リセスの量の一例についての比較を以下に示す。リセス量の算出は、２乗和計算による。

１）ＣＭＰのみで平坦化および下部電極６の露出を行う場合

２）ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せる場合

このように、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた場合、リセス量のばらつきが大きくなる。この場合、絶縁膜８を厚くしたことによる絶縁膜８の厚さのばらつき量が、リセス量のばらつきの増大に対して支配的である。

これに対して、絶縁膜８に凹部１２を形成することにより、同様の平坦度を得るために必要な絶縁膜８の厚さを小さくすることが可能になる。つまり、凹部１２を形成することにより段差緩和が促進されるので、同様の平坦度を得るためのＣＭＰによる研磨量を低減できるからである。その結果、リセス量のばらつきは次のようになる。

３）ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合

以上のとおり、ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合、リセス量のばらつきを増大させることなく、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた効果、すなわち、下部電極６の剥離、およびスクラッチの発生を抑制する効果を得ることが可能である。

（実施の形態２）
本発明の実施の形態２における強誘電体メモリの製造方法について、図２を参照しながら説明する。図２は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。本実施の形態は、実施の形態１における製造方法を一部変更した例である。図２（ａ）〜（ｄ）までは、図１−１（ａ）〜（ｄ）までと同様の工程であるので、説明を省略する。

図２（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８を、ドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、できるだけ深くすることが好ましい。凹部１２を形成することにより、後の研磨工程において絶縁膜８の研磨量を減らすことができ、段差緩和が促進される。

次に、図２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。このように、本実施の形態では図１−２（ｆ）の工程とは異なり、絶縁膜８の表面の平坦化と、下部電極６の表面の露出を、ＣＭＰのみにより行う。

次に、図示は省略するが、その上に、容量絶縁膜となる強誘電体膜を形成し、さらにその上に、第２の導電膜（白金膜等）を形成する。そして、レジストパターンをマスクとしてドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。

本実施の形態によれば、実施の形態１と同様に、凹部１２を形成することにより、凹部１２における絶縁膜８の段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。

（実施の形態３）
実施の形態３における強誘電体メモリの製造方法について、図３を参照しながら説明する。図３（Ａａ）〜（Ａｆ）は、強誘電体メモリの製造工程におけるメモリセルアレイ部の断面図を示し、図３（Ｂａ）〜（Ｂｆ）は、金属配線部の断面図を示す。図３（Ａａ）〜（Ａｆ）の工程は、図３（Ｂａ）〜（Ｂｆ）の工程にそれぞれ対応し、各工程は同時に進行する。

まず、図３（Ａａ）に示すように、メモリセルアレイ部において、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。同時に、図３（Ｂａ）に示すように、金属配線部において、半導体基板１０上に、メモリセルアレイ部と同一の工程により、高濃度の不純物拡散層２、層間絶縁膜４、および第１の導電膜５を形成する。

次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図３（Ａｂ）に示すように、メモリセルアレイ部において、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。また、図３（Ｂｂ）に示すように、金属配線部において金属配線７を形成する。

次に、図３（Ａｃ）、（Ｂｃ）に示すように、メモリセルアレイ部および金属配線部においてそれぞれ、下部電極６と層間絶縁膜４、および金属配線７と層間絶縁膜４を被覆して、ウエハ全面に埋め込み用の絶縁膜８（高さ：４００ｎｍ）を形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。

次に、図３（Ａｄ）に示すようにメモリセルアレイ部において、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。一方、図３（Ｂｄ）に示すように金属配線部においては、開口部のないレジストパターン１１ａを形成する。

次に、図３（Ａｅ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。一方、金属配線７上の絶縁膜８には凹部１２は形成されない。凹部１２の深さは、できるだけ深くすることが好ましい。それにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域の研磨速度との差が小さくなる。

さらに、図３（Ａｆ）、（Ｂｆ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。図３（Ａｅ）の工程で形成される凹部１２の深さを適宜調整すれば、下部電極６と金属配線７をＣＭＰによる同等の研磨時間で露出させることができる。なお、金属配線７上には凹部１２が形成されていないため、段差緩和が促進されず、図３（Ｂｆ）に示すように、金属配線７上に絶縁膜８が残存する場合があるが、これは、強誘電体メモリ特性に影響がないばかりか、むしろ、残存した方が金属配線７の剥離によるスクラッチを確実に抑止できるため、好ましい。

次に、図示は省略するが、その上に順次、容量絶縁膜となる強誘電体膜、および第２の導電膜（白金膜等）を形成する。そして、ドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。

本実施の形態によれば、通常、配線パターン密度が低く、段差緩和が促進される金属配線部において、オーバー研磨により金属配線７が剥離してスクラッチを発生させることを抑制できる。

本実施の形態では、絶縁膜８の平坦化および下部電極６表面の露出を、実施の形態２と同様にいずれもＣＭＰにより行う例を示した。一方、実施の形態１のように、絶縁膜８の平坦化をＣＭＰにより行い、下部電極６表面の露出をエッチバック法により行う場合であっても、本実施の形態を適用して同様の効果を得ることは可能である。以下に説明する実施の形態についても同様である。

なお、以上の実施の形態１〜３において説明した絶縁膜８の成膜は、オゾンとＴＥＯＳを用いた常圧ＣＶＤ法で行うことが好ましい。これに対して、例えば、成膜にプラズマＣＶＤを用いた場合、プラズマ中の水素が、下部電極６に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、下部電極６にダメージを与える。常圧ＣＶＤ法であれば、そような弊害を生じることがなく、かつ、いわゆるセルフフローの効果により、成膜のみで段差緩和を促進させることができる。

また、実施の形態１〜３において説明した導電膜は、その表面がＰｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である場合、本実施の形態を適用する効果が顕著である。それらの材料は、スクラッチが発生し易いからである。

また、実施の形態１〜３において説明した、絶縁膜８に凹部１２を形成する工程では、ドライエッチングに用いるエッチングガスとして、例えば、Ａｒ／Ｃ₄Ｆ₈／ＣＨ₂Ｆ₂／Ｏ₂の混合ガスを用いる。エッチングの条件としては、例えば、圧力０．６６５Ｐａ、ソース出力２ＫＷ、バイアス出力２．２ＫＷとすることができる。

（実施の形態４）
実施の形態４における強誘電体メモリの製造方法について、図４を参照しながら説明する。図４は強誘電体メモリの製造工程を示す断面図である。本実施の形態は、下部電極が形成される領域に、下部電極が形成されない領域が隣接している場合の例である。

まず、図４（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第１の導電膜をパターニングして、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。図示されるように、下部電極６が形成された領域に、下部電極６が形成されない領域が隣接している。

次に、図４（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。

次に、図４（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図４（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、下部電極６の膜厚、すなわちＣＭＰにより平坦化する段差と実質的に同等の３００ｎｍとする。これにより、図中の矢印で示すように、凹部１２の底面の高さは、下部電極６が形成されていない領域の絶縁膜８の高さと実質的に等しくなる。

次に、図４（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。

本実施の形態によれば、実施の形態１〜３と同様な効果に加えて、絶縁膜８の表面と下部電極６の表面が同じ高さで平坦になるまで研磨する時間を、ベタ膜の研磨速度で計算して見積もることが可能となる効果が得られる。この結果、配線パターン密度やメモリセルアレイ部のアレイ面積が研磨時間に与える影響を、極力低減することが可能となる。さらに、周辺回路部との研磨速度差がなくなるため、グローバル段差を低減することができる。

（実施の形態５）
実施の形態５における強誘電体メモリの製造方法について、図５を参照しながら説明する。図５は強誘電体メモリの製造工程を示す断面図である。

まず、図５（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜をパターニングし、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。

次に、図５（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。

次に、図５（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図５（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部を、ドライエッチングにより下部電極６が露出するまで除去して、凹部１２を形成する。次に、図５（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面を面一にする。

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２を形成する際に下部電極６の表面を露出させることにより、下部電極６上の研磨残りがより確実に解消される。また、段差のみ平坦化され、通常のＣＭＰでは電極が露出されない研磨時間を適宜設定すれば、スクラッチの発生をより確実に防止することができる。

（実施の形態６）
実施の形態６における強誘電体メモリの製造方法について、図６を参照しながら説明する。図６は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図６（ａ）〜図６（ｃ）に示す工程は、図５（ａ）〜図５（ｃ）に示した工程と同様であり、同一の部分には同一の符号を付して具体的な説明を省略する。

図６（ｃ）に示す工程の次に、図６（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。この工程では、形成される凹部１２のテーパー角（凹部１２の側壁が凹部の底面の方向に対してなす角）が９０°未満になるようにドライエッチングを行う。これは、例えばアルゴンと酸素からなる混合ガスを用いてドライエッチングをする際に、異方性の高い物理的反応を担うアルゴンの流量を減らし、等方性の高い化学的反応を担う酸素の流量を大きく設定して、テーパー角を緩やかな方向へ制御することにより可能である。

次に、図６（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２にテーパー角を設けることで、レジストマスクのマスクズレに対するマージンを向上させて、下部電極６上に凹部１２をより正確に形成することを可能とする効果が得られる。

（実施の形態７）
実施の形態７における強誘電体メモリの製造方法について、図７を参照しながら説明する。図７は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図７（ａ）〜図７（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。

図７（ｂ）に示す工程の次に、図７（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。本実施の形態では、開口部の面積を下部電極６の面積より大きく設定する。

次に、図７（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２の面積は、下部電極６の面積より大きくなる。次に、図７（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２の開口部を大きくすることにより、絶縁膜８の研磨体積を低減させて、研磨時間をより短縮する効果が得られる。

（実施の形態８）
実施の形態８における強誘電体メモリの製造方法について、図８を参照しながら説明する。図８は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図８（ａ）〜図８（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。

図８（ｂ）に示す工程に続き、図８（ｃ）に示すように、レジストマスクを用いて、開口部を有するレジストパターン１１を、強誘電体メモリのセルプレートの方向に沿って形成する。開口部は、その中に複数個の下部電極６上の領域が含まれるように形成する。

次に、図８（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２内には、複数個の下部電極６上の領域が含まれる。この際、凹部１２は、下部電極６が集積されたメモリセルアレイ部等の、配線パターン密度が高く、研磨速度が遅い領域に形成する。それにより、次の研磨工程において段差緩和が促進される。次に、図８（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。

本実施の形態によれば、凹部１２の開口面積を大きくすることにより、下部電極６上の絶縁膜８の研磨量が低減し、研磨時間を短縮することができる。

（実施の形態９）
実施の形態９は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、メモリセルの集合体であるメモリセルアレイの面積によって影響を受けることの知見に基づく。

図９に、メモリセルアレイ面積（μｍ²）と、下部電極６上における絶縁膜の残膜の厚さ、又は下部電極６の周辺に発生するＣＭＰリセスとの関係を、ＣＭＰによる研磨時間（３０秒〜７５秒）別に示す。

図９から判るように、研磨時間を３０秒から７５秒まで変化させたとき、面積が１０、０００μｍ²及び１００、０００μｍ²のメモリセルアレイでは、研磨時間が約４５秒で下部電極６（Ｐｔ）が露出する。研磨時間が４５秒を超えると、研磨時間に応じたリセスが発生するが、面積が異なるにも関わらず、同様のリセス発生量になってゆく。これに対して、メモリセルアレイ面積が１００、０００μｍ²を超え、特に１、０００、０００μｍ²の場合には、研磨時間が４５秒では残膜の厚さが４０ｎｍ程度で、下部電極６が露出せず、段差緩和が促進され難いことが判る。

以上の結果に基づけば、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定することが望ましい。それにより、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減する効果を容易に得ることが可能となる。

（実施の形態１０）
実施の形態１０は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、隣接するメモリセルアレイ部間の間隔Ｓを、１０〜１００μｍの範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、隣接するメモリセルアレイ間に設けられる間隔Ｓによっても影響を受けることの知見に基づく。

図１０に、研磨時間と下部電極６上の絶縁膜の残膜の厚さとの関係を、間隔Ｓ毎に示す。図１０から判るように、間隔Ｓ＝３．０μｍの場合、ほぼベタ膜の研磨速度で研磨され、段差緩和が殆ど促進されていない。これに対して、間隔Ｓ＝１０μｍの場合は、十分に広い間隔Ｓ＝１００μｍの場合とほぼ同等の段差緩和特性が得られることが判る。

以上の結果に基づけば、隣接するメモリセルアレイ間の間隔Ｓを１０μｍ以上に設定することが望ましい。実用的には、１０〜１００μｍの範囲内に設定すれば、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減することが可能である。

チップ面積を増大させないために、間隔Ｓの領域には、メモリセルをレイアウトする際に、例えば、センスアンプ部等の周辺回路部を適宜組み込むことができる。

本発明の半導体装置の製造方法によれば、容量素子の形成に際して、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができて、生産歩留まりが良好となる。

実施の形態１における強誘電体メモリの製造方法を示す断面図 図１−１に続く工程を示す断面図 実施の形態２における強誘電体メモリの製造方法を示す断面図 実施の形態３における強誘電体メモリの製造方法を示す断面図 実施の形態４における強誘電体メモリの製造方法を示す断面図 実施の形態５における強誘電体メモリの製造方法を示す断面図 実施の形態６における強誘電体メモリの製造方法を示す断面図 実施の形態７における強誘電体メモリの製造方法を示す断面図 実施の形態８における強誘電体メモリの製造方法を示す断面図 アレイ面積と、下部電極上の絶縁膜の残膜の膜厚又は下部電極の周辺に発生するリセスとの関係を示すグラフ 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフ 従来の強誘電体メモリの製造工程におけるメモリセルアレイ部を示す断面図 従来の強誘電体メモリの製造工程における金属配線部を示す断面図 アレイ面積の異なるメモリセルアレイ部をＣＭＰにより研磨した状態を示す模式図 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフ

符号の説明

１ 分離領域
２ 不純物拡散層
３ コンタクトプラグ
４ 層間絶縁膜
５ 第１の導電膜
６ 下部電極
７ 金属配線
８ 埋め込み用絶縁膜
９、９ａ 容量絶縁膜
１０ 半導体基板
１１、１１ａ レジストパターン
１２ 凹部
２０ 第２の導電膜
２１ 上部電極

Claims (13)

1. 基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、
   前記導電層をパターニングして複数の容量素子下部電極と共に金属配線を形成する工程と、
   前記金属配線、前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、
   前記容量素子下部電極が配置された領域の前記第２の絶縁層にのみ凹部を形成する工程と、
   前記第２の絶縁層を研磨して平坦化する工程と、
   前記容量素子下部電極を露出させる工程と、
   前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む半導体装置の製造方法。
2. 前記容量素子下部電極を露出させる工程を、エッチバック法により行う請求項１に記載の半導体装置の製造方法。
3. 前記第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（ChemicalMechanicalPolising）により行う請求項２に記載の半導体装置の製造方法。
4. 前記第２の絶縁層を研磨して平坦化する工程と前記容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行う請求項１に記載の半導体装置の製造方法。
5. 前記平坦化および露出工程を、ＣＭＰにより行う請求項４に記載の半導体装置の製造方法。
6. 前記導電層の表面が、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である請求項１に記載の半導体装置の製造方法。
7. 前記第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う請求項１に記載の半導体装置の製造方法。
8. 前記第２の絶縁層に形成する凹部の深さを、前記容量素子下部電極の膜厚と実質的に同等とする請求項７に記載の半導体装置の製造方法。
9. 前記第２の絶縁層に凹部を形成する際に、前記容量素子下部電極の少なくとも一部を露出させる請求項７に記載の半導体装置の製造方法。
10. 前記第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるように前記ドライエッチングを行う請求項７に記載の半導体装置の製造方法。
11. 前記第２の絶縁層として、オゾンとＴＥＯＳ（TetraEthylOrthoSilicate）を用いた常圧ＣＶＤ法によりＳｉＯ2膜を成膜する請求項１に記載の半導体装置の製造方法。
12. 前記第２の絶縁層の凹部の領域を、その下層の前記容量素子下部電極より大きくする請求項１に記載の半導体装置の製造方法。
13. 前記第２の絶縁層の凹部を、複数の前記容量素子下部電極の上部領域に跨る大きさに形成する請求項１に記載の半導体装置の製造方法。

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