KR20090062757A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20090062757A
KR20090062757A KR1020070130190A KR20070130190A KR20090062757A KR 20090062757 A KR20090062757 A KR 20090062757A KR 1020070130190 A KR1020070130190 A KR 1020070130190A KR 20070130190 A KR20070130190 A KR 20070130190A KR 20090062757 A KR20090062757 A KR 20090062757A
Authority
KR
South Korea
Prior art keywords
pattern
gate
forming
insulating film
film
Prior art date
Application number
KR1020070130190A
Other languages
English (en)
Other versions
KR101406888B1 (ko
Inventor
이종원
한상엽
홍창기
윤보언
이재동
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070130190A priority Critical patent/KR101406888B1/ko
Priority to US12/292,195 priority patent/US8084344B2/en
Publication of KR20090062757A publication Critical patent/KR20090062757A/ko
Application granted granted Critical
Publication of KR101406888B1 publication Critical patent/KR101406888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 제조 방법이 제공된다. 이 방법은 기판 상에 게이트 패턴을 형성하는 것, 게이트 패턴의 상부 및 측벽을 덮는 캡핑 패턴을 형성하는 것, 기판 상에 캡핑 패턴의 상부를 노출하는 층간 절연막을 형성하는 것, 및 화학적 기계적 연마 방식으로 캡핑 패턴 및 층간 절연막을 연마하여 평탄화된 상부 프로파일을 갖는 캡핑 패턴을 형성하는 것을 포함한다.
콘택, 자기 정렬, 마스크, 캡핑, 마진

Description

반도체 소자의 제조 방법{Method of Fabricating Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더 구체적으로 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되고 있다. 특히, 커패시터(capacitor) 및 비트 라인(bit line)과 소오스/드레인(source/drain) 영역 사이의 용이한 전기적 연결을 위해, 자기 정렬 콘택(Self Aligned Contact : SAC) 기술이 적용되고 있다.
자기 정렬 콘택 기술은 콘택 플러그(contact plug)의 형성이 요구되는 부분의 게이트들 및 이들 사이의 반도체 기판 부분을 동시에 노출하는 개구부를 형성한 후, 개구부를 채우는 도전막을 증착하고, 이어서 도전막을 평탄화하여 콘택 플러그를 형성한 후, 콘택 플러그와 전기적으로 연결되는 커패시터 및 비트 라인을 형성하는 방식으로 진행된다.
이러한 자기 정렬 콘택 기술을 이용하여 반도체 소자의 콘택 플러그를 형성하는 경우, 개구부를 형성하는 공정에서 반도체 기판을 덮는 층간 절연막과 게이트 전극을 덮는 캡핑 패턴 사이의 식각 선택비가 부족하여 캡핑 패턴의 상부 높이 및 측벽 두께가 얇아질 수 있다. 특히, 개구부를 형성하는 공정에서 게이트들 사이의 반도체 기판이 노출되지 않는 것(Not Open : N/O)을 방지하기 위해 과식각을 수행하는 경우, 캡핑 패턴의 상부와 측벽 사이의 숄더(shoulder) 부위의 두께가 취약해질 수 있다. 바(bar) 형태의 콘택 플러그를 형성하는 경우에는 식각 영역의 제거율(Removal Rate : RR)이 증가함에 따라, 도전막을 평탄화하는 공정의 제어가 어려워질 수 있다. 이에 따라, 게이트 전극과 콘택 플러그 사이에서 누설(leakage) 가능성이 커질 수 있다. 또한, 콘택 플러그와 연결되는 추가적인 플러그를 형성하기 위한 추후 공정에서 과식각을 진행하는 경우, 캡핑 패턴의 숄더 부위가 추가로 식각될 수 있다. 이에 따라, 추가적인 플러그와 게이트 전극이 전기적으로 연결되어 반도체 소자의 작동이 불가능해질 수 있다.
상기와 같은 문제점들은 반도체 소자의 고집적화에 따른 디자인 룰(design rule)이 감소함에 따라, 반도체 소자의 콘택 플러그를 형성하기 위한 공정 마진(margin) 중 하나인 캡핑 패턴의 숄더 마진을 감소시킨다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 콘택 플러그를 형성하는 공정에서 숄더 마진을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 게이트 패턴을 형성하는 것, 게이트 패턴의 상부 및 측벽을 덮는 캡핑 패턴을 형성하는 것, 기판 상에 캡핑 패턴의 상부를 노출하는 층간 절연막을 형성하는 것, 및 화학적 기계적 연마 방식으로 캡핑 패턴 및 층간 절연막을 연마하여 평탄화된 상부 프로파일을 갖는 캡핑 패턴을 형성하는 것을 포함할 수 있다.
게이트 패턴을 형성하는 것은 기판 상에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 것, 및 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴 및 게이트 전극을 형성하는 것을 포함할 수 있다.
캡핑 패턴을 형성하는 것은 게이트 패턴의 상부를 덮는 마스크 패턴을 형성하는 것 및 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 것을 포함할 수 있다.
마스크 패턴을 형성하는 것은 기판 상에 게이트 절연막, 게이트 도전막 및 마스크막을 순차적으로 형성하는 것, 및 마스크막, 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴, 게이트 전극 및 마스크 패턴을 형성하는 것을 포함할 수 있다.
스페이서를 형성하는 것은 마스크 패턴을 포함하는 기판 상에 스페이서막을 형성하는 것 및 이방성 식각 공정으로 스페이서막을 식각하는 것을 포함할 수 있다.
마스크 패턴 및 스페이서는 동일한 물질로 형성될 수 있다. 동일한 물질은 실리콘 질화물일 수 있다.
층간 절연막은 실리콘 산화물로 형성될 수 있다.
화학적 기계적 연마 방식은 캡핑 패턴에 대해 200Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다. 화학적 기계적 연마 방식은 캡핑 패턴에 대해 500Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다.
화학적 기계적 연마 방식은 층간 절연막에 대해 100Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다. 화학적 기계적 연마 방식은 층간 절연막에 대해 50Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다.
화학적 기계적 연마 방식은 캡핑 패턴과 층간 절연막에 대한 연마 속도 비가 2:1 이상인 슬러리를 사용하는 것일 수 있다. 화학적 기계적 연마 방식은 캡핑 패턴과 층간 절연막에 대한 연마 속도 비가 10:1 이상인 슬러리를 사용하는 것일 수 있다.
평탄화된 상부 프로파일을 갖는 캡핑 패턴의 일부 및 이에 인접하는 기판을 노출하는 개구부를 형성하는 것, 개구부를 채우면서 층간 절연막을 덮는 도전막을 형성하는 것, 및 평탄화된 상부 프로파일을 갖는 캡핑 패턴의 상부가 노출되도록 도전막을 평탄화하여 콘택 플러그를 형성하는 것을 더 포함할 수 있다.
도전막은 폴리실리콘으로 형성될 수 있다.
게이트 패턴은 복수개로 형성될 수 있다.
적어도 하나의 평탄화된 상부 프로파일을 갖는 캡핑 패턴 및 이에 인접하는 기판을 노출하는 개구부를 형성하는 것, 개구부를 채우면서 층간 절연막을 덮는 도전막을 형성하는 것, 및 평탄화된 상부 프로파일을 갖는 캡핑 패턴들의 상부가 노출되도록 도전막을 평탄화하여 콘택 플러그를 형성하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명에 따르면 게이트 패턴을 덮는 캡핑 패턴의 상부면이 평탄화된 프로파일을 가짐으로써, 캡핑 패턴의 숄더 마진이 향상될 수 있다. 이에 따라, 신뢰성이 높은 반도체 소자가 제공될 수 있다.
또한, 본 발명에 따르면 게이트 패턴을 덮는 캡핑 패턴의 상부면이 평탄화된 프로파일을 가짐으로써, 화학적 기계적 연마 공정의 마진이 확보될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a 내지 도 1e는 일반적인 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 내에 활성 영역을 정의하는 소자 분리막(12)을 형성한 후, 반도체 기판(10) 상에 게이트 절연막, 게이트 도전막 및 마스크막(mask layer)을 형성한다.
먼저, 마스크막을 패터닝(patterning)하여 마스크 패턴(mask pattern, 18)을 형성한다. 이때, 마스크막을 패터닝하기 위한 식각 마스크로 사용되는 포토레지스트 패턴(미도시)이 식각 물질에 의해 동시에 제거될 수 있다. 이에 따라, 마스크 패턴(18)은 둥근 형태의 상부 프로파일(profile)을 가지게 될 수 있다. 마스크 패턴(18)을 식각 마스크로 하는 식각 공정으로 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트 패턴을 형성한다. 도시된 바와 같이, 게이트 패턴은 복수개로 형성될 수 있다. 게이트 패턴은 게이트 절연막 패턴(14) 및 게이트 전극(16)으로 구성될 수 있다.
도시되지 않았지만, 게이트 패턴에 인접하는 반도체 기판(10)의 활성 영역에 불순물 영역을 형성할 수 있다. 불순물 영역은 소오스/드레인(source/drain) 영역 일 수 있다. 불순물 영역을 형성하는 것은 마스크 패턴(18)을 포함하는 게이트 패턴을 이온 주입 마스크로 하는 이온 주입 공정을 수행하는 것일 수 있다.
게이트 패턴 및 마스크 패턴(18)이 형성된 반도체 기판(10) 상에 스페이서막(spacer layer)을 형성한다. 스페이서막을 이방성 식각하여 게이트 패턴 및 마스크 패턴(18)의 양 측벽에 스페이서(20)를 형성한다. 마스크 패턴(18) 및 스페이서(20)는 하나의 캡핑 패턴(capping pattern, 22)을 구성할 수 있다. 이에 따라, 게이트 패턴의 상부 및 측벽을 덮는 캡핑 패턴(22)이 제공될 수 있다.
캡핑 패턴(22)을 포함하는 반도체 기판(10)을 덮는 절연막을 형성 및 평탄화하여, 캡핑 패턴(22)의 상부를 노출하는 층간 절연막(24)을 형성한다.
도 1b 및 도 1c를 참조하면, 캡핑 패턴(22)을 포함하는 반도체 기판(10)의 층간 절연막(24) 상에 포토레지스트 패턴(26)을 형성한다. 포토레지스트 패턴(26)은 캡핑 패턴(22)의 일부 및 이에 인접하는 층간 절연막(24)을 노출할 수 있다. 게이트 패턴이 복수개로 형성된 경우, 복수개의 캡핑 패턴들(22)의 상부 및 이들 사이의 층간 절연막(24)을 노출하는 포토레지스트 패턴(26)을 형성할 수 있다.
포토레지스트 패턴(26)을 식각 마스크로 하는 식각 공정으로 캡핑 패턴(22)의 상부 일부 및 이에 인접하는 반도체 기판(10)을 노출하는 개구부(27)를 형성한다. 이에 따라, 반도체 기판(10)의 활성 영역에 형성된 불순물 영역이 노출될 수 있다.
도 1d 및 도 1e를 참조하면, 포토레지스트 패턴(26)을 제거한 후, 개구부(27)를 채우면서 층간 절연막(24)을 덮는 도전막(28)을 형성한다. 캡핑 패턴(22) 의 상부가 노출되도록 도전막(28)을 평탄화하여, 콘택 플러그(28a)를 형성한다. 게이트 패턴이 복수개로 형성된 경우, 도전막(28)을 평탄화하는 것은 복수개의 콘택 플러그들(28a)을 서로 분리하기 위한 것일 수 있다.
도 2a 및 도 2b는 게이트 패턴을 덮는 캡핑 패턴의 형태에 따른 식각율을 설명하기 위한 부분 단면도 및 그래프이다.
도 2a 및 도 2b를 참조하면, 게이트 절연막 패턴(14) 및 게이트 전극(16)으로 구성된 게이트 패턴을 덮는 캡핑 패턴(22)의 상부 프로파일에 따라서 캡핑 패턴(22)의 식각율이 달라지는 것을 알 수 있다. 다시 말해서, 게이트 패턴을 덮고 있는 캡핑 패턴(22)의 상부와 측벽 사이의 숄더 부위의 각(α)에 따라 식각율이 달라질 수 있다. 즉, 게이트 전극(116)의 상부면에 대해 수직한 연장선과 캡핑 패턴(22)의 숄더 부위에 접하는 접선 사이의 각(α)에 따라 식각율이 달라지는 것을 알 수 있다.
캡핑 패턴(22)의 숄더 부위의 각(α)이 90°에서 작아질수록, 식각율이 급격하게 증가하는 추세를 보이다가 40~50° 부근에서 식각율이 최대가 될 수 있다. 40° 이하의 각에서는 식각률이 다시 급격하게 감소하는 추세를 보이지만, 이러한 경우에는 캡핑 패턴(22)의 숄더 부위의 두께가 얇아지는 단점이 있다. 이에 따라, 캡핑 패턴(22)의 숄더 부위의 각(α)이 90° 정도로 유지되도록, 캡핑 패턴(22)의 상부 프로파일을 평탄하게 할 경우, 캡핑 패턴(22)의 식각율이 낮아지는 동시에, 캡핑 패턴(22)의 숄더 부위의 두께가 줄어드는 것이 최소화할 수 있다. 결과적으로, 반도체 소자의 고집적화에 따라, 디자인 룰이 감소하더라도, 반도체 소자의 제조 공정에서 충분한 숄더 마진이 확보될 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정 단면도들이다.
도 3a를 참조하면, 반도체 기판(110) 내에 활성 영역을 정의하는 소자 분리막(112)을 형성한 후, 반도체 기판(110) 상에 게이트 절연막, 게이트 도전막 및 마스크막을 형성한다. 게이트 절연막은 열 산화 공정으로 형성된 실리콘 산화막(silicon oxide layer)일 수 있다. 게이트 도전막은 폴리실리콘(polysilicon)으로 형성될 수 있다. 마스크막은 실리콘 질화물(silicon nitride)로 형성될 수 있다.
먼저, 마스크막을 패터닝하여 마스크 패턴(118)을 형성한다. 이때, 마스크막을 패터닝하기 위한 식각 마스크로 사용되는 포토레지스트 패턴(미도시)이 식각 물질에 의해 동시에 제거될 수 있다. 이에 따라, 마스크 패턴(118)은 둥근 형태의 상부 프로파일을 가지게 될 수 있다. 마스크 패턴(118)을 식각 마스크로 하는 식각 공정으로 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트 패턴을 형성한다. 도시된 바와 같이, 게이트 패턴은 복수개로 형성될 수 있다. 게이트 패턴은 게이트 절연막 패턴(114) 및 게이트 전극(116)으로 구성될 수 있다.
도시되지 않았지만, 게이트 패턴에 인접하는 반도체 기판(110)의 활성 영역에 불순물 영역을 형성할 수 있다. 불순물 영역은 소오스/드레인 영역일 수 있다. 불순물 영역을 형성하는 것은 마스크 패턴(118)을 포함하는 게이트 패턴을 이온 주입 마스크로 하는 이온 주입 공정을 수행하는 것일 수 있다.
게이트 패턴 및 마스크 패턴(118)이 형성된 반도체 기판(110) 상에 스페이서막을 형성한다. 스페이서막은 실리콘 질화물로 형성될 수 있다. 스페이서막을 이방성 식각하여 게이트 패턴 및 마스크 패턴(118)의 양 측벽에 스페이서(120)를 형성한다. 마스크 패턴(118) 및 스페이서(120)는 동일한 물질인 실리콘 질화물로 형성되기 때문에, 하나의 캡핑 패턴(122)을 구성할 수 있다. 이에 따라, 게이트 패턴의 상부 및 측벽을 덮는 캡핑 패턴(122)이 제공될 수 있다.
캡핑 패턴(122)을 포함하는 반도체 기판(110)을 덮는 절연막을 형성 및 평탄화하여, 캡핑 패턴(122)의 상부를 노출하는 층간 절연막(124)을 형성한다. 층간 절연막(124)은 실리콘 산화물로 형성될 수 있다.
도 3b를 참조하면, 층간 절연막(124) 및 캡핑 패턴(122)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방식으로 연마하여 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)을 형성한다. 이는 앞서 도 2a 및 도 2b에서 설명된 바와 같이, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 숄더 부위의 각이 90° 정도로 유지되기 때문에, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 식각율이 낮아지는 동시에, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 숄더 부위의 두께가 줄어드는 것이 최소화될 수 있다.
화학적 기계적 연마 방식은 캡핑 패턴(122)에 대해 200Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다. 바람직하게는, 화학적 기계적 연마 방식은 캡핑 패턴(122)에 대해 500Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다. 또한, 화학적 기계적 연마 방식은 층간 절연막(124)에 대해 100Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다. 바람직하게는, 화학적 기계적 연마 방식은 층간 절연막(124)에 대해 50Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것일 수 있다.
즉, 화학적 기계적 연마 방식은 캡핑 패턴(122)과 층간 절연막(124)에 대한 연마 속도 비가 2:1 이상인 슬러리를 사용하는 것일 수 있다. 바람직하게는, 화학적 기계적 연마 방식은 캡핑 패턴(122)과 층간 절연막(124)에 대한 연마 속도 비가 10:1 이상인 슬러리를 사용하는 것일 수 있다.
결과적으로, 캡핑 패턴(122)에 대한 식각 선택비가 높은 슬러리를 사용하는 화학적 기계적 연마 방식으로 캡핑 패턴(122)과 층간 절연막(124)을 평탄화함으로써, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)이 형성될 수 있다.
도 3c 및 도 3d를 참조하면, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)을 포함하는 반도체 기판(110)의 층간 절연막(124) 상에 포토레지스트 패턴(126)을 형성한다. 포토레지스트 패턴(126)은 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 일부 및 이에 인접하는 층간 절연막(124)을 노출할 수 있다. 게이트 패턴이 복수개로 형성된 경우, 복수개의 평탄화된 상부 프로파일을 갖는 캡핑 패턴들(122a)의 상부 및 이들 사이의 층간 절연막(124)을 노출하는 포토레지스트 패턴(126)을 형성할 수 있다.
포토레지스트 패턴(126)을 식각 마스크로 하는 식각 공정으로 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 상부 일부 및 이에 인접하는 반도체 기판(110)을 노출하는 개구부(127)를 형성한다. 이에 따라, 반도체 기판(110)의 활성 영역에 형성된 불순물 영역이 노출될 수 있다. 개구부(127)를 형성하기 위한 식각 공정에서 포토레지스트 패턴(126)에 의해 노출된 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 상부의 두께는 낮아질 수 있다. 반면에, 포토레지스트 패턴(126)에 의해 덮여진 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 상부의 두께는 유지될 수 있다.
포토레지스트 패턴(126)을 형성하기 전에, 평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)을 포함하는 반도체 기판(110)의 층간 절연막(124) 상에 버퍼 산화막(buffer oxide layer, 미도시)을 더 형성할 수 있다. 버퍼 산화막은 실리콘 산화물로 형성될 수 있다. 버퍼 산화막은 개구부(127)를 형성하기 위한 식각 공정의 공정 마진을 확보하기 위한 것일 수 있다.
도 3e 및 도 3f를 참조하면, 포토레지스트 패턴(26)을 제거한 후, 개구부(127)를 채우면서 층간 절연막(124)을 덮는 도전막(128)을 형성한다. 도전막(128)은 폴리실리콘으로 형성될 수 있다.
평탄화된 상부 프로파일을 갖는 캡핑 패턴(122a)의 상부가 노출되도록 도전막(128)을 평탄화하여, 콘택 플러그(128a)를 형성한다. 도전막(128)을 평탄화하는 것은 화학적 기계적 연마 방식을 사용할 수 있다. 게이트 패턴이 복수개로 형성된 경우, 도전막(128)을 평탄화하는 것은 복수개의 콘택 플러그들(128a)을 서로 분리하기 위한 것일 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 반도체 소자의 콘택 플러그를 형성함으로써, 콘택 플러그를 형성하기 위한 개구부를 형성하는 공정에서 층간 절연 막과 캡핑 패턴 사이의 부족한 식각 선택비에 의해 손실되는 캡핑 패턴의 양이 최소화될 수 있다. 특히, 캡핑 패턴의 상부와 측벽 사이의 숄더 부위의 두께가 취약해지는 것이 방지될 수 있다. 이에 따라, 게이트 전극과 콘택 플러그 사이에서 발생하는 누설 가능성을 최소화할 수 있는 반도체 소자의 제조 방법이 제공될 수 있다. 또한, 콘택 플러그와 연결되는 추가적인 플러그를 형성하기 위한 추후 공정에서 과식각에 의해 캡핑 패턴의 숄더 부위가 추가로 식각되더라도, 게이트 전극이 노출될 가능성이 최소화될 수 있다. 이에 따라, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법이 제공될 수 있다.
이에 더하여, 캡핑 패턴의 상부면이 평탄화된 프로파일을 가짐으로써, 콘택 플러그를 형성하기 위한 화학적 기계적 연마 공정에서 발생하는 디싱(dishing) 현상이 최소화될 수 있다. 이에 따라, 콘택 플러그의 프로파일 산포를 최소화할 수 있는 반도체 소자의 제조 방법이 제공될 수 있다. 결과적으로, 화학적 기계적 연마 공정의 마진이 확보될 수 있다.
도 1a 내지 도 1e는 일반적인 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정 단면도들;
도 2a 및 도 2b는 게이트 패턴을 덮는 캡핑 패턴의 형태에 따른 식각율을 설명하기 위한 부분 단면도 및 그래프;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10, 110 : 기판 12, 112 : 소자 분리막
14, 114 : 게이트 절연막 패턴 16, 116 : 게이트 전극
18, 118 : 마스크 패턴 20, 120 : 스페이서
22, 122, 122a : 캡핑 패턴 24, 124 : 층간 절연막
26, 126 : 포토레지스트 패턴 27, 127 : 개구부
28, 128 : 도전막 28a, 128a : 콘택 플러그

Claims (18)

  1. 기판 상에 게이트 패턴을 형성하는 것;
    상기 게이트 패턴의 상부 및 측벽을 덮는 캡핑 패턴을 형성하는 것;
    상기 기판 상에, 상기 캡핑 패턴의 상부를 노출하는 층간 절연막을 형성하는 것; 및
    화학적 기계적 연마 방식으로 상기 캡핑 패턴 및 상기 층간 절연막을 연마하여 평탄화된 상부 프로파일을 갖는 캡핑 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 패턴을 형성하는 것은:
    상기 기판 상에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 것; 및
    상기 게이트 도전막 및 상기 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴 및 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 캡핑 패턴을 형성하는 것은:
    상기 게이트 패턴의 상부를 덮는 마스크 패턴을 형성하는 것; 및
    상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 마스크 패턴을 형성하는 것은:
    상기 기판 상에 게이트 절연막, 게이트 도전막 및 마스크막을 순차적으로 형성하는 것; 및
    상기 마스크막, 상기 게이트 도전막 및 상기 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴, 게이트 전극 및 상기 마스크 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 스페이서를 형성하는 것은:
    상기 마스크 패턴을 포함하는 상기 기판 상에 스페이서막을 형성하는 것; 및
    이방성 식각 공정으로 상기 스페이서막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 3항에 있어서,
    상기 마스크 패턴 및 상기 스페이서는 동일한 물질로 형성되는 것을 특징으 로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 동일한 물질은 실리콘 질화물인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 층간 절연막은 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 캡핑 패턴에 대해 200Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 캡핑 패턴에 대해 500Å/min 이상의 연마 속도를 갖는 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 층간 절연막에 대해 100Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 층간 절연막에 대해 50Å/min 이하의 연마 속도를 갖는 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 1항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 캡핑 패턴과 상기 층간 절연막에 대한 연마 속도 비가 2:1 이상인 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 화학적 기계적 연마 방식은 상기 캡핑 패턴과 상기 층간 절연막에 대한 연마 속도 비가 10:1 이상인 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1항에 있어서,
    상기 평탄화된 상부 프로파일을 갖는 캡핑 패턴의 일부 및 이에 인접하는 상기 기판을 노출하는 개구부를 형성하는 것;
    상기 개구부를 채우면서, 상기 층간 절연막을 덮는 도전막을 형성하는 것; 및
    상기 평탄화된 상부 프로파일을 갖는 캡핑 패턴의 상부가 노출되도록 상기 도전막을 평탄화하여 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 1항에 있어서,
    상기 도전막은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 1항에 있어서,
    상기 게이트 패턴은 복수개로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17항에 있어서,
    적어도 하나의 상기 평탄화된 상부 프로파일을 갖는 캡핑 패턴 및 이에 인접하는 상기 기판을 노출하는 개구부를 형성하는 것;
    상기 개구부를 채우면서, 상기 층간 절연막을 덮는 도전막을 형성하는 것; 및
    상기 평탄화된 상부 프로파일을 갖는 캡핑 패턴들의 상부가 노출되도록 상기 도전막을 평탄화하여 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070130190A 2007-12-13 2007-12-13 반도체 소자의 제조 방법 KR101406888B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070130190A KR101406888B1 (ko) 2007-12-13 2007-12-13 반도체 소자의 제조 방법
US12/292,195 US8084344B2 (en) 2007-12-13 2008-11-13 Methods of fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070130190A KR101406888B1 (ko) 2007-12-13 2007-12-13 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090062757A true KR20090062757A (ko) 2009-06-17
KR101406888B1 KR101406888B1 (ko) 2014-06-30

Family

ID=40753829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070130190A KR101406888B1 (ko) 2007-12-13 2007-12-13 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8084344B2 (ko)
KR (1) KR101406888B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011004323B4 (de) * 2011-02-17 2016-02-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit selbstjustierten Kontaktelementen und Verfahren zu seiner Herstellung
CN102891085B (zh) * 2011-07-20 2016-08-03 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091326A (en) * 1988-03-02 1992-02-25 Advanced Micro Devices, Inc. EPROM element employing self-aligning process
US5229326A (en) * 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
US6010955A (en) * 1996-09-23 2000-01-04 Kabushiki Kaisha Toshiba Electrical connection forming process for semiconductor devices
JP4065572B2 (ja) * 1997-03-28 2008-03-26 株式会社ルネサステクノロジ 半導体装置
US6207543B1 (en) * 1997-06-30 2001-03-27 Vlsi Technology, Inc. Metallization technique for gate electrodes and local interconnects
US6010935A (en) * 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
JP3389075B2 (ja) * 1997-10-01 2003-03-24 株式会社東芝 半導体装置の製造方法
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US6387759B1 (en) * 1998-05-18 2002-05-14 Hyundai Electronics Industries Co., Ltd. Method of fabricating a semiconductor device
US6607955B2 (en) * 1998-07-13 2003-08-19 Samsung Electronics Co., Ltd. Method of forming self-aligned contacts in a semiconductor device
JP2000058480A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp 半導体装置の製造方法
KR100292820B1 (ko) * 1998-08-17 2001-07-12 윤종용 반도체 장치의 패드 제조 방법
KR100268443B1 (ko) * 1998-08-29 2000-10-16 윤종용 반도체 장치의 자기 정렬 콘택 형성 방법
KR100506050B1 (ko) 1998-12-28 2005-09-26 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
TW425612B (en) * 1999-06-10 2001-03-11 Nanya Technology Corp Method for producing gate of embedded DRAM
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
US6448608B1 (en) * 1999-09-27 2002-09-10 Advanced Micro Devices, Inc. Capping layer
JP4774568B2 (ja) * 1999-10-01 2011-09-14 ソニー株式会社 半導体装置の製造方法
KR100338933B1 (ko) 1999-11-02 2002-05-31 박종섭 반도체 소자의 콘택 형성 방법
US6184116B1 (en) * 2000-01-11 2001-02-06 Taiwan Semiconductor Manufacturing Company Method to fabricate the MOS gate
US6445050B1 (en) * 2000-02-08 2002-09-03 International Business Machines Corporation Symmetric device with contacts self aligned to gate
KR100350056B1 (ko) * 2000-03-09 2002-08-24 삼성전자 주식회사 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법
US6607950B2 (en) * 2000-03-30 2003-08-19 Interuniversitair Microelektronic Centrum (Imec) MIS transistors with a metal gate and high-k dielectric and method of forming
KR100366621B1 (ko) * 2000-06-28 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택체를 형성하는 방법
KR100366622B1 (ko) * 2000-06-30 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택을 형성하는 방법
US6440830B1 (en) * 2000-08-30 2002-08-27 Advanced Micro Devices, Inc. Method of copper-polysilicon gate formation
KR100343146B1 (ko) * 2000-11-02 2002-07-05 윤종용 다마신 구조의 게이트 전극이 형성된 반도체 소자 및 그의형성방법
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
JP2002217383A (ja) * 2001-01-12 2002-08-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
KR100399357B1 (ko) * 2001-03-19 2003-09-26 삼성전자주식회사 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
US20020177085A1 (en) * 2001-05-23 2002-11-28 Lin Benjamin Szu-Min Self-aligned photolithographic process for forming silicon-on-insulator devices
KR20030003906A (ko) * 2001-07-04 2003-01-14 삼성전자 주식회사 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자
US6784084B2 (en) * 2002-06-29 2004-08-31 Hynix Semiconductor Inc. Method for fabricating semiconductor device capable of reducing seam generations
KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
JP4360780B2 (ja) * 2002-07-26 2009-11-11 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100437856B1 (ko) * 2002-08-05 2004-06-30 삼성전자주식회사 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
US6927135B2 (en) * 2002-12-18 2005-08-09 Micron Technology, Inc. Methods of fabricating multiple sets of field effect transistors
JP2004273600A (ja) * 2003-03-06 2004-09-30 Renesas Technology Corp 半導体装置の製造方法
US6797611B1 (en) * 2003-08-03 2004-09-28 Nanya Technology Corp. Method of fabricating contact holes on a semiconductor chip
KR100570060B1 (ko) * 2003-12-29 2006-04-10 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법
DE102004001853B3 (de) * 2004-01-13 2005-07-21 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktierungsanschlüssen
US20050158972A1 (en) * 2004-01-20 2005-07-21 Nanya Technology Corporation Method for manufacturing bit line contact structure of semiconductor memory
KR100649350B1 (ko) * 2004-12-28 2006-11-28 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 콘택 형성 방법
KR100640628B1 (ko) * 2005-01-10 2006-10-31 삼성전자주식회사 반도체 소자의 자기정렬 콘택 플러그 형성 방법
JP4745039B2 (ja) * 2005-12-02 2011-08-10 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US7897499B2 (en) * 2006-02-24 2011-03-01 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with self-aligned contact
KR100743651B1 (ko) * 2006-05-24 2007-07-27 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
KR100818708B1 (ko) * 2006-08-18 2008-04-01 주식회사 하이닉스반도체 표면 세정을 포함하는 반도체소자 제조방법
CN101192569A (zh) * 2006-12-01 2008-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件的着片多晶硅接触结构及栅极结构的制造方法
US8035165B2 (en) * 2008-08-26 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a first contact structure in a gate last process
KR101087880B1 (ko) * 2008-09-09 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20100040219A (ko) * 2008-10-09 2010-04-19 삼성전자주식회사 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의제조방법

Also Published As

Publication number Publication date
KR101406888B1 (ko) 2014-06-30
US20090155991A1 (en) 2009-06-18
US8084344B2 (en) 2011-12-27

Similar Documents

Publication Publication Date Title
KR100450671B1 (ko) 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
KR100640653B1 (ko) 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자
KR100363328B1 (ko) 콘택 패드를 갖는 반도체 소자의 제조방법
KR101244161B1 (ko) 반도체 소자의 배선 구조물 및 그 형성 방법
US6777812B2 (en) Semiconductor devices having protected plug contacts and upper interconnections
KR100649350B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성 방법
KR100702302B1 (ko) 반도체 소자의 제조 방법
KR100382727B1 (ko) 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법
KR20090062757A (ko) 반도체 소자의 제조 방법
KR100546152B1 (ko) 반도체소자의콘택형성방법
KR100533956B1 (ko) 반도체 장치 제조 방법
US7482256B2 (en) Semiconductor device and method of manufacturing the same
KR100275136B1 (ko) 반도체장치의 폴리실리콘 플러그패드 형성 방법
KR19990070614A (ko) 반도체장치의 비트라인 평탄화 방법
KR20060007692A (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
TWI336930B (en) Methods for forming a bit line contact
KR100589498B1 (ko) 반도체 소자 및 그의 제조방법
KR20060130297A (ko) 플래시 메모리 셀 및 그 제조 방법
KR20010076938A (ko) 반도체 장치의 자기 정렬형 콘택 패드 형성 방법
KR101062818B1 (ko) 반도체 소자 제조 방법
KR20070088244A (ko) 자기정렬콘택을 갖는 반도체 소자의 제조방법
KR20020072370A (ko) 다마신 공정을 이용한 게이트 전극 형성방법 및 그를이용한 게이트 전극
KR20100028434A (ko) 반도체소자의 콘택 형성방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR20030049390A (ko) 랜딩 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 6