KR20060130297A - 플래시 메모리 셀 및 그 제조 방법 - Google Patents

Abstract

플래시 메모리 셀 및 그 제조 방법을 제공한다. 이 셀은 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴, 소자분리막 패턴 및 활성영역의 상부를 가로지르는 제어게이트, 제어게이트 및 활성영역 사이에 차례로 적층된 하부 부유게이트와 상부 부유게이트로 구성된 부유게이트를 포함한다. 상부 부유게이트는 하부 부유게이트보다 넓은 폭을 가진다. 서로 이웃하는 상부 부유게이트들 사이에는 소자분리막 패턴이 리세스된 리세스 영역이 형성된다. 제어게이트는 리세스 영역 내부까지 연장된 것을 특징으로 한다.

부유게이트, 리세스, 전위 간섭, 셀 산포, 식각, 플래시 메모리

Description

플래시 메모리 셀 및 그 제조 방법{Flash Memory Cell And Method For Fabrication The Same}

도 1은 종래기술에 따른 플래시 메모리 셀을 나타내는 평면도.

도 2는 도 1의 A-A선에 따른 플래시 메모리 셀을 나타내는 단면도.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀을 제조하는 방법을 나타내는 단면도들.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 플래시 메모리 셀(flash memory cell) 및 그 제조 방법에 관한 것이다.

플래시 메모리의 단위 셀은 활성영역 상에 차례로 형성된 게이트 산화막, 전기적으로 절연된 부유게이트(floating gate), 워드라인(word line)을 구성하는 제어게이트(control gate) 및 부유게이트와 제어게이트 사이에 개재된 게이트 층간 절연막을 포함한다. 플래시 메모리의 셀은 부유게이트에 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 핫 캐리어(channel hot carrier)에 의해 전자를 주입하거나 F-N 터널링에 의해 전자를 빼내는 방식으로 부유게이트의 전위가 변화되는 것에 의해 "0" 또는 "1" 상태가 기억된다.

도 1은 종래 기술에 따른 플래시 메모리 셀을 나타내는 평면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 활성영역을 한정하기 위한 소자분리막(40)이 배치된다. 소자분리막(40) 사이의 활성영역 상의 소정 위치에 하부 부유게이트(30)가 배치된다. 하부 부유게이트(30)의 전면 및 소자분리막(40)의 가장자리 상부면을 덮는 상부 부유게이트(50)가 배치된다. 상부 부유게이트(50)와 소자분리막(40) 상부면을 덮는 제어게이트(70)가 배치된다.

도 2는 종래기술에 따른 플래시 메모리 셀을 나타내는 단면도로서, 도 1의 A-A선에 대한 단면도이다.

도 2를 참조하면, 반도체 기판(10) 상에 활성영역을 한정하기 위한 소자분리막(40)이 배치되며, 소자분리막(40) 사이에 있는 활성영역 상에 게이트 산화막(20) 및 하부 부유게이트(30)가 차례로 배치된다. 하부 부유게이트(30)의 상부면 및 소자분리막(40)의 가장자리 상부면을 덮는 상부 부유게이트(50)가 배치된다. 여기서 상부 부유게이트(50)와 하부 부유게이트(30)는 부유게이트를 구성한다. 상부 부유게이트(50)와 상부 부유게이트(50) 사이에 있는 소자분리막(40)의 상부면을 덮는 게이트 층간 절연막(60)이 배치된다. 게이트 층간 절연막(60)의 상부면을 덮는 제어게이트(70)를 배치하여 플래시 메모리의 셀이 형성된다.

플래시 메모리가 점차 고집적화됨에 따라 부유게이트의 전위가 주변의 전위로부터 불필요한 영향을 받는 현상이 발생한다. 특히, 인접한 부유게이트 전위에 의하여 특정 부유게이트의 문턱 전압이 영향을 받을 수 있는데, 멀티 레벨 셀(multi-level cell)의 경우에는 보다 중요한 문제가 될 수 있다.

이와 같은 인접하는 부유게이트들 사이의 영향을 설명한다. 플래시 메모리 셀을 제조하는 과정에서, 통상적으로 폴리실리콘(polysilicon)으로 형성된 상부 부유게이트(50)는 실리콘 산화물(silicon oxide)에 대해 낮은 식각률을 가지는 브롬화수소(HBr)를 사용하여 식각한다. 브롬화수소 가스만을 사용한 식각에 의하면, 실리콘 산화물로 형성된 소자분리막(40)은 거의 식각되지 않는다. 따라서 소자분리막(40) 부위에서 리세스(recess) 영역의 부족 현상이 발생할 수 있다. 리세스 영역이 부족하게 되면, 서로 이웃하는 부유게이트들 사이의 전위 간섭이 커지는 문제점이 발생할 수 있다. 이에 따라, 플래시 메모리 셀 산포 정도가 나빠지는 문제점이 발생한다.

본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 부유게이트들 사이의 전위 간섭을 최소화시키고, 셀 산포가 좋은 플래시 메모리 셀 및 그 제조 방법을 제공하기 위한 것이다.

상기한 기술적 과제를 달성하기 위하여, 본 발명은 플래시 메모리의 셀을 제공한다. 이 셀은 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막, 상기 소자분리막과 상기 활성영역의 상부를 가로지르는 제어게이트, 상기 제어게이트 및 상기 활성영역 사이에 개재되고 차례로 적층된 하부게이트 및 상부 부유게이트로 구성되는 부유게이트 및 적어도 상기 제어게이트 아래에 위치하면서 서 로 이웃하는 상부 부유게이트들 사이의 상기 소자분리막에서 리세스 영역을 가지는 것을 포함한다. 상기 하부 부유게이트는 상기 활성영역과 동일한 폭을 가지고, 상기 상부 부유게이트는 상기 하부 부유게이트보다 넓은 폭을 갖는다. 상기 제어게이트는 상기 리세스 영역 내부까지 연장된 것을 특징으로 한다.

상기 제어게이트의 하부면은 적어도 인접한 상기 하부 부유게이트의 하부면보다 낮은 것이 바람직하다.

상기한 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막 패턴(pattern)에 리세스 영역을 형성하는 플래시 메모리의 셀을 제조하는 방법을 제공한다. 이 방법은 반도체 기판 상에 차례로 적층된 게이트 산화막 패턴 및 제 1 도전막 패턴을 형성하고, 상기 제 1 도전막 패턴들 사이의 갭(gap) 영역 아래의 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우고 적어도 상기 제 1 도전막 패턴의 상부면까지 연장된 소자분리막 패턴을 형성하고, 상기 제 1 도전막 패턴의 전면 및 상기 제 1 도전막 패턴과 인접한 상기 소자분리막 패턴의 가장자리를 덮는 제 2 도전막 패턴을 형성하고, 상기 제 2 도전막 패턴 사이의 상기 소자분리막 패턴을 식각하여 리세스 영역을 형성하고, 상기 리세스 영역이 형성된 결과물 전면에 게이트 층간 절연막 및 제어게이트 도전막을 차례로 형성하여 패터닝(patterning)하는 단계를 포함한다.

상기 리세스 영역을 채우는 상기 제어게이트의 하부면은 적어도 상기 제 1 도전막 패턴의 하부면보다 낮도록 형성하는 것이 바람직하다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀을 제조하는 방법을 나타내는 단면도들이다.

도 3을 참조하면, 반도체 기판(110) 상에 차례로 적층된 게이트 산화막 및 제 1 도전막을 형성한다. 게이트 산화막은 열산화막으로 형성될 수 있으며, 제 1 도전막은 폴리실리콘으로 형성될 수 있다. 제 1 도전막 상에 연마 저지막을 더 형성할 수 있으며, 연마 저지막은 실리콘 질화막(SiN)으로 형성될 수 있다.

연마 저지막 및 제 1 도전막을 패터닝하여 연마 저지막 패턴(도시하지 않음) 및 제 1 도전막 패턴(130)을 형성한다. 그 결과, 제 1 도전막 패턴(130) 사이의 갭 영역에는 게이트 산화막의 상부면이 노출된다. 이후, 연마 저지막 패턴을 식각 마스크로 사용하여 게이트 산화막 및 반도체 기판(110)을 식각함으로써, 게이트 산화막 패턴(120) 및 트렌치 영역을 형성한다.

트렌치 영역을 포함하는 반도체 기판(110) 상에 소자분리막을 형성한 후, 전 면 식각하여 소자분리막 패턴(140)을 형성한다. 소자분리막 패턴(140)은 화학 기상 증착(Chemical Vapor Deposition : CVD) 방식으로 증착되는 산화막인 것이 바람직하며, 전면 식각 방법은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)의 방법으로 수행할 수 있다. 또한, 연마 저지막 패턴을 식각 정지막으로 사용하는 것이 바람직하다. 연마 저지막 패턴은 상기 소자분리막 패턴(140) 형성 후 제거할 수 있다. 그 결과 소자분리막 패턴(140)은 트렌치 영역을 채우는 동시에 적어도 제 1 도전막 패턴의 상부면까지 연장된다.

도 4를 참조하면, 도 3의 형성물 상에 제 2 도전막을 형성한다. 제 2 도전막은 제 1 도전막과 동일한 물질, 즉 폴리실리콘으로 형성할 수 있다. 건식 식각을 통해 제 1 도전막 패턴(130)을 덮는 동시에 소자분리막 패턴(140)의 가장자리 상부면도 덮도록 제 2 도전막 패턴(150)을 형성한다. 제 2 도전막 패턴(150)의 형성은 브롬화수소를 포함하는 식각가스를 사용하여 수행할 수 있다.

도 5를 참조하면, 제 2 도전막 패턴(150)을 식각 마스크로 사용하여 제 2 도전막 패턴(150) 사이에 노출된 소자분리막 패턴(140)을 건식 식각함으로써, 노출된 소자분리막 패턴(140)에 리세스 영역(155)을 형성한다. 리세스 영역(155) 형성을 위한 식각은 실리콘 산화물에 대해 높은 식각률을 가지는 4불화탄소(CF₄)를 포함하는 식각가스를 사용하여 수행할 수 있다.

한편, 소자분리막 패턴(140)을 식각하기 전에, 제 2 도전막 패턴(150) 상부에 잔존하는 자연산화막을 제거하기 위한 세정 공정을 추가하는 것이 바람직하나, 본 발명의 실시예에 따른 4불화탄소를 포함하는 식각가스를 사용하는 2 단계 식각 공정에서 자연산화막이 제거가 되므로 생략할 수 있다.

리세스 영역(155)은 동일 워드라인 하부에 위치하는 인접한 부유게이트 사이의 소자분리막 패턴(140) 부위에서의 리세스 부족으로 인한 전위 간섭을 최소화하기 위한 것이므로, 리세스 영역(155)의 깊이는 깊을수록 바람직하다. 그러나 이후의 공정에서 리세스 영역(155)을 메우기 위해서는 적당한 종횡비를 유지시킬 필요가 있다. 결국, 리세스 영역(155)의 깊이는 상기 두 가지 요인을 고려하여 결정되는 것이 요구된다. 바람직하게는 리세스 영역(155)의 하부면이 게이트 산화막 패턴(120)의 하부면보다 낮도록 형성한다.

리세스 영역(155)을 형성하기 위한 건식 식각 공정은 제 2 도전막 패턴(150)을 형성하는 패터닝 공정에 이어서 연속적으로 실시될 수도 있다. 즉 제 2 도전막 패턴(150)을 형성하기 위한 포토레지스트(photoresist) 패턴(도시하지 않음)을 리세스 영역(155)을 형성하기 위한 식각 마스크로 계속 사용할 수도 있다.

도 6을 참조하면, 리세스 영역(155)을 포함하는 반도체 기판(110) 상에 게이트 층간 절연막 및 제어게이트 도전막을 차례로 형성한다. 그 후 제어게이트 도전막, 게이트 층간 절연막, 제 2 도전막 패턴(150) 및 제 1 도전막 패턴(130)을 차례로 식각하여 각각 제어게이트(170), 게이트 층간 절연막 패턴(160), 상부 부유게이트(150a) 및 하부 부유게이트(130a)를 형성하는 게이트 패터닝을 수행한다.

게이트 패터닝은 소자분리막 패턴(140)에 수직하는 방향으로 패턴을 형성하는 과정이다. 그 결과, 상부 부유게이트(150a) 및 하부 부유게이트(130a)로 이루어 진 부유게이트(180)는 전기적으로 절연된 섬 형태가 된다. 또한, 부유게이트(180), 게이트 층간 절연막 패턴(160) 및 제어게이트(170)는 게이트 패턴(190)을 구성한다.

상기한 본 발명의 실시예에 따른 방법으로 플래시 메모리 셀을 제조하게 됨으로써, 소자분리막 부위의 리세스 영역의 깊이가 150Å에서 300Å으로 증가하였다. 이와 같은 리세스 영역이 증가함에 따라서 서로 이웃하는 부유게이트들 사이의 전위 간섭이 감소하고, 그 결과, 셀 산포의 정도가 향상될 수 있다.

본 발명에 따른다면, 제어게이트의 하부에 위치하는 서로 이웃하는 부유게이트들 사이의 전위 간섭을 감소시킬 수 있다. 그 결과 셀 산포의 정도가 향상되어 안정적인 동작 특성을 갖는 플래시 메모리를 생산할 수 있다.

Claims (8)

1. 반도체 기판 상에 차례로 적층된 게이트 산화막 및 제 1 도전막 패턴을 형성하는 단계;

   상기 제 1 도전막 패턴들 사이의 갭 영역 아래의 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계;

   상기 트렌치 영역을 채우고, 적어도 상기 제 1 도전막 패턴의 상부면까지 연장된 소자분리막 패턴을 형성하는 단계;

   상기 제 1 도전막 패턴의 전면 및 상기 제 1 도전막 패턴과 인접한 상기 소자분리막 패턴의 가장자리를 덮는 제 2 도전막 패턴을 형성하는 단계;

   상기 제 2 도전막 패턴 사이의 상기 소자분리막 패턴을 식각하여 리세스 영역을 형성하는 단계; 및

   상기 리세스 영역이 형성된 결과물 전면에 게이트 층간 절연막 및 제어게이트 도전막을 차례로 형성하고 패터닝하는 단계를 포함하는 플래시 메모리 셀 제조 방법.
2. 제 1항에 있어서,

   상기 제 2 도전막 패턴을 형성하는 제 1 식각 단계와 상기 리세스 영역을 형성하는 제 2 식각 단계가 연속적으로 수행되는 것을 특징으로 플래시 메모리 셀 제조 방법.
3. 제 2항에 있어서,

   상기 제 1 식각 단계는 브롬화수소를 포함하는 가스를 이용하여 수행되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
4. 제 2항 있어서,

   상기 제 2 식각 단계는 4불화탄소를 포함하는 가스를 이용하여 수행되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
5. 제 1항에 있어서,

   상기 리세스 영역은 적어도 그 하부면이 상기 게이트 산화막 패턴의 하부면보다 낮게 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
6. 제 1항에 있어서,

   상기 리세스 영역에서 상기 제어게이트 도전막의 하부면은 적어도 인접한 상기 제 1 도전막 패턴의 하부면보다 낮게 형성하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
7. 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴;

   상기 소자분리막의 패턴 및 상기 활성영역의 상부를 가로지르는 제어게이트; 및

   상기 제어게이트 및 상기 활성영역 사이에 개재되고 차례로 적층된 하부 부유게이트 및 상부 부유게이트로 구성되되, 상기 하부 부유게이트는 상기 활성영역과 동일한 폭을 갖고 상기 상부 부유게이트는 상기 하부 부유게이트보다 넓은 폭을 갖는 부유게이트를 포함하며,

   적어도 상기 제어게이트 아래에 위치하면서 서로 이웃하는 상기 상부 부유게이트들 사이의 상기 소자분리막 패턴이 리세스된 리세스 영역이 형성되고, 상기 제어게이트는 상기 리세스 영역 내부까지 연장된 것을 특징으로 하는 플래시 메모리 셀.
8. 제 7항에 있어서,

   상기 제어게이트의 하부면은 적어도 상기 하부 부유게이트의 하부면보다 낮은 것을 특징으로 하는 플래시 메모리 셀.

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