JP2000058480A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000058480A JP10224341A JP22434198A JP2000058480A JP 2000058480 A JP2000058480 A JP 2000058480A JP 10224341 A JP10224341 A JP 10224341A JP 22434198 A JP22434198 A JP 22434198A JP 2000058480 A JP2000058480 A JP 2000058480A
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英世 春花
Keiichi Higashiya
恵市 東谷
Motoshige Igarashi
元繁 五十嵐
Masao Sugiyama
雅夫 杉山
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Abstract

(57)【要約】 【課題】 コンタクトホールの形成位置がずれた場合で
あってもゲート電極と拡散層領域とを短絡させない。 【解決手段】 層間絶縁膜７に対しエッチング選択性の
ある材料１０ｂをゲート電極４ｂの上部に形成し、これ
をコンタクトホール８ｂに対するカバーとする。一方、
配線４ａはコンタクトホール８ａに露出させる必要があ
るため、材料１０ａを配線４ａの上部には形成しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置にお
ける短絡の防止に関する。
【０００２】
【従来の技術】図４３（ａ）に従来の半導体装置の構造
を示す。半導体基板１の表面は、ＬＯＣＯＳやトレンチ
等を採用した分離素子２ａが形成される素子分離領域２
と、ＭＯＳ構造素子等が形成される活性領域３とに区分
される。分離素子２ａの表面には、ゲート絶縁膜５ａを
挟んで配線４ａが形成され、その側面にはサイドウォー
ル６ａが形成されている。活性領域３の表面にはゲート
絶縁膜５ｂを挟んでゲート電極４ｂが形成され、その側
面にはサイドウォール６ｂが形成されている。活性領域
３にはゲート絶縁膜５ｂとゲート電極４ｂとともにＭＯ
Ｓ構造素子を構成するソース・ドレイン領域が形成され
るが、図の煩雑を避けるため図示を省略している。また
配線４ａ下のゲート絶縁膜５ａはゲート絶縁膜５ｂの形
成時に同時に形成されるため図示したが、機能上は不要
なものである。
【０００３】上記構造上に層間絶縁膜７が一旦全面に形
成され、配線４ａと電気的接続を得るために素子分離領
域２の上方において層間絶縁膜７にコンタクトホール８
ａが、図示されないソース・ドレイン領域と電気的接続
を得るために活性領域３の上方において層間絶縁膜７に
コンタクトホール８ｂが、それぞれ開口される。これら
のコンタクトホール８ａ，８ｂには後にコンタクト用導
電性材料が充填される。
【０００４】
【発明が解決しようとする課題】以上のような半導体装
置の構造において、コンタクトホール８ａ，８ｂは設計
通りに開口されない場合がある。これは例えばフォトリ
ソグラフィ技術を用いてコンタクトホール８ａ，８ｂを
形成する場合に生じ易い。
【０００５】例えば図４３（ｂ）は、図４３（ａ）の構
造を製造する際にフォトマスクの重ね合わせ精度が充分
でなく、その結果、コンタクトホール８ａ，８ｂがこの
断面図において設計位置からやや左にずれて形成されて
しまったという場合を示している。また、フォトマスク
とフォトレジストとの密着性が必ずしも充分でない場合
フォトマスクのパターンが正確にフォトレジストに転写
されないことからコンタクトホールの径の寸法制御が充
分でない場合もあり、例えば図４３（ｃ）は、コンタク
トホール８ａ，８ｂの径が大きすぎる場合を示してい
る。
【０００６】このようにコンタクトホールが設計通りに
配置されない場合、短絡してはならない部分が短絡して
しまうという問題が生じる。例えば図４３（ｂ）及び図
４３（ｃ）においては、ゲート電極４ｂがわずかにコン
タクトホール８ｂに露出してしまっているため、コンタ
クトホール８ｂ内にコンタクト用導電性材料を充填した
場合、ゲート電極４ｂとソース・ドレイン領域とが短絡
してしまうことになる。
【０００７】以上のような問題を回避するためには、フ
ォトマスクの重ね合わせ誤差やコンタクトホールの径の
寸法誤差に比べ、各配線及び各ゲート電極間の距離を充
分にとる必要がある。しかし、それでは更なる微細化は
望めない。
【０００８】本発明は、以上の問題点に鑑み、微細化を
妨げずに、上記短絡を回避する技術を提供する。
【０００９】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）半導体基板の表面の第１の領域
に、第１の絶縁膜を介して電極を形成する工程と、
（ｂ）前記工程（ａ）で得られた構造上に、絶縁性のス
トッパ膜と、第１層及び第２層を含むマスク層とをこの
順に積層する工程と、（ｃ）前記電極の上方において前
記第２層を自己整合的に開口する工程と、（ｄ）開口し
た前記第２層をマスクとして前記第１層の表面を変質さ
せて変質層を形成しつつ、前記変質層の下方に前記第１
層を変質させずに残置する工程と、（ｅ）前記変質層を
マスクとするエッチングにて前記第１層を選択的に除去
する工程と、（ｆ）前記工程（ｅ）で残置した前記第１
層をマスクとするエッチングにて前記ストッパ膜を選択
的に除去する工程とを備える半導体装置の製造方法であ
る。
【００１０】この発明のうち請求項２にかかるものは、
前記マスク層は、前記第２層に関して前記第１層と反対
側に第３層を更に含み、前記第３層は前記工程（ｂ）で
得られた構造において凹部で厚く、凸部で薄く形成さ
れ、前記工程（ｃ）は、（ｃ−１）前記第３層をその全
面にわたってエッチバックして、前記第２層を露出する
工程と、（ｃ−２）前記第３層をマスクとするエッチン
グによって前記第２層を選択的に除去する工程とを有す
る、請求項１記載の半導体装置の製造方法である。
【００１１】この発明のうち請求項３にかかるものは、
前記工程（ｃ）は（ｃ−１）前記工程（ｂ）で得られた
構造に対して、研磨を行う工程を有する、請求項１記載
の半導体装置の製造方法である。
【００１２】この発明のうち請求項４にかかるものは、
前記工程（ａ）は（ａ−１）前記半導体基板の前記表面
の第１の領域以外の第２の領域において、前記表面から
突出する分離素子を形成し、前記分離素子上に配線を形
成する工程を有し、前記工程（ｃ）は（ｃ−１）前記電
極及び前記配線の上方において前記第２層を自己整合的
に開口する工程を有し、（ｇ）前記工程（ｆ）で得られ
た構造上に第２の絶縁膜を形成する工程と、（ｈ）前記
ストッパ膜及び前記第２の絶縁膜のエッチング速度が等
しい第１のエッチングを行って、前記第１の領域の前記
ストッパ膜をその厚み方向において完全には除去せず
に、前記第２の領域の前記ストッパ膜をその厚み方向に
おいて完全に除去する工程と、（ｉ）前記ストッパ膜に
対する前記第２の絶縁膜のエッチング速度が速い第２の
エッチングを行って、前記第１の領域の前記表面と、前
記配線とを露出させる工程とを更に備える、請求項１記
載の半導体装置の製造方法である。
【００１３】この発明のうち請求項５にかかるものは、
前記工程（ａ）は（ａ−１）前記半導体基板の前記表面
の第１の領域以外の第２の領域において、前記表面から
突出する分離素子を形成し、前記分離素子上に配線を形
成する工程を有し、前記工程（ｃ）は（ｃ−１）前記電
極及び前記配線の上方において前記第２層を自己整合的
に開口する工程を有し、（ｇ）前記工程（ｆ）で得られ
た構造上に第２の絶縁膜を形成する工程と、（ｈ）前記
第２の絶縁膜をエッチングによって選択的に除去して前
記第１の領域の前記表面と、前記配線とを露出させる工
程とを更に備え、前記工程（ｈ）の前記エッチングにお
いて、前記第１の絶縁膜と前記第２の絶縁膜のエッチン
グ速度が等しく、前記ストッパ膜の膜厚は、前記工程
（ｈ）の前記エッチングにおける前記ストッパ膜の前記
第１の絶縁膜に対するエッチング速度の比をｒ（＜１）
として、前記第１の絶縁膜の厚さと前記電極の厚さの合
計のｒ／（１−ｒ）倍より大きい、請求項１記載の半導
体装置の製造方法である。
【００１４】この発明のうち請求項６にかかるものは、
前記工程（ａ）は（ａ−１）前記半導体基板の前記表面
の第１の領域以外の第２の領域において、分離素子を形
成し、前記分離素子上に配線を形成する工程を有し、前
記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上方
において前記第２層を自己整合的に開口する工程を有
し、（ｇ）前記工程（ｆ）で得られた構造上に第２の絶
縁膜を形成する工程と、（ｈ）前記第１領域と前記第２
領域とにおいて別個に、それぞれ前記第２の絶縁膜をエ
ッチングによって選択的に除去して前記第１の領域の前
記表面と、前記配線とを露出させる工程とを更に備え
る、請求項１記載の半導体装置の製造方法である。
【００１５】この発明のうち請求項７にかかるものは、
前記工程（ａ）は（ａ−１）前記半導体基板の前記表面
の第１の領域以外の第２の領域において、分離素子を形
成し、前記分離素子上に配線を形成する工程を有し、前
記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上方
において前記第２層を自己整合的に開口する工程を有
し、（ｇ）前記第１領域を覆うマスクを形成し、前記第
２領域における前記ストッパ膜を除去する工程を更に備
える、請求項１記載の半導体装置の製造方法である。
【００１６】この発明のうち請求項８にかかるものは、
（ａ）第１の領域及び第２の領域に区分された表面を有
する半導体基板を準備する工程と、（ｂ）前記工程
（ａ）で得られた構造上に、第１の絶縁材、導電材、ス
トッパ膜をこの順に積層する工程と、（ｃ）前記第１の
絶縁材、導電材、ストッパ膜を選択的に除去して、前記
第１の領域においては前記第１の絶縁材、前記導電材、
前記ストッパ膜がこの順に積層された第１の積層構造
を、前記第２の領域においては前記第１の絶縁材、前記
導電材、前記ストッパ膜がこの順に積層された第２の積
層構造を、それぞれ互いに離隔して形成する工程と、
（ｄ）前記第２の領域における前記ストッパ膜の厚さ
を、前記第１の領域における前記ストッパ膜の厚さより
も減少させる工程とを備える半導体装置の製造方法であ
る。
【００１７】この発明のうち請求項９にかかるものは、
前記工程（ａ）は（ａ−１）前記第２の領域において、
前記表面から突出する分離素子を形成する工程を有し、
前記工程（ｄ）は前記工程（ｃ）よりも後に行われ、前
記工程（ｄ）は（ｄ−１）前記第１の積層構造と前記第
２の積層構造との間を埋める第２の絶縁材を形成する工
程と、（ｄ−２）前記工程（ｄ−１）で得られた構造に
対して研磨を施して前記第２の積層構造を露出させる工
程とを有する、請求項８記載の半導体装置の製造方法で
ある。
【００１８】この発明のうち請求項１０にかかるもの
は、前記工程（ａ）は（ａ−１）前記第２の領域におい
て、前記表面から突出する分離素子を形成する工程を有
し、前記工程（ｄ）は前記工程（ｃ）よりも前に行わ
れ、前記工程（ｄ）は（ｄ−１）前記工程（ｂ）で得ら
れた構造を前記ストッパ膜側から研磨する工程を有す
る、請求項８記載の半導体装置の製造方法である。
【００１９】この発明のうち請求項１１にかかるもの
は、前記工程（ａ）は（ａ−１）前記第２の領域におい
て、分離素子を形成する工程を有し、前記工程（ｄ）は
前記工程（ｃ）よりも後に行われ、前記工程（ｄ）は
（ｄ−１）前記第１の領域のみを覆うマスクを形成する
工程と、（ｄ−２）前記マスクを介して前記ストッパ膜
のエッチングを行う工程とを有する、請求項８記載の半
導体装置の製造方法である。
【００２０】この発明のうち請求項１２にかかるもの
は、前記工程（ａ）は（ａ−１）前記第２の領域におい
て、分離素子を形成する工程を有し、前記工程（ｄ）は
前記工程（ｃ）よりも前に行われ、前記工程（ｄ）は
（ｄ−１）前記第１の領域のみを覆うマスクを形成する
工程と、（ｄ−２）前記マスクを介して前記ストッパ膜
のエッチングを行う工程とを有する、請求項８記載の半
導体装置の製造方法である。
【００２１】この発明のうち請求項１３にかかるもの
は、（ａ）半導体基板の表面に、第１の絶縁膜を介し
て、第２の絶縁膜を頂く電極を形成する工程と、（ｂ）
前記工程（ａ）で得られた構造上に、凹部で厚く、凸部
で薄く形成されるマスク層を形成する工程と、（ｃ）前
記マスク層をその全面にわたってエッチバックして、前
記第１の絶縁膜を覆いつつ前記第２の絶縁膜を露出させ
る工程と、（ｄ）前記第２の絶縁膜の幅を縮小させ、前
記第２絶縁膜と前記電極との間に段差を設ける工程と、
（ｅ）前記工程（ｄ）で得られた構造上に第３の絶縁膜
を形成する工程と、（ｆ）前記第３の絶縁膜をその全面
にわたってエッチバックして、前記電極の表面及び前記
第２の絶縁膜の側面を覆う部分を残置する工程とを備え
る、半導体装置の製造方法である。
【００２２】
【発明の実施の形態】実施の形態１．図１（ａ）に本実
施の形態にかかる半導体装置の構造を示す。従来の技術
と同様、半導体基板１の表面は素子分離領域２及び活性
領域３に区分されている。素子分離領域２にはＬＯＣＯ
Ｓやトレンチ等を採用した分離素子２ａが形成されてい
る。分離素子２ａの表面には、ゲート絶縁膜５ａを挟ん
で配線４ａが形成され、その側面にはサイドウォール６
ａが形成されている。また、活性領域３の表面には、ゲ
ート絶縁膜５ｂを挟んでゲート電極４ｂが形成され、そ
の側面にはサイドウォール６ｂが形成されている。ゲー
ト電極４ｂと共にＭＯＳ素子を構成するソース・ドレイ
ン領域も活性領域３の表面に設けられるが、図の繁雑を
避けるために省略している。
【００２３】絶縁膜９が配線４ａ及びゲート電極４ｂ及
びサイドウォール６ａ，６ｂ及び半導体基板１の全面に
形成されており、絶縁膜９のうちゲート電極４ｂとサイ
ドウォール６ｂとを覆っている部分の上面には更に絶縁
性のストッパ膜１０ｂが設けられている。
【００２４】図１（ｂ）は、図１（ａ）に示された構造
に対して、層間絶縁膜７を一旦全面に形成し、配線４ａ
との電気的接続を採るために素子分離領域２においてコ
ンタクトホール８ａを、図示されないソース・ドレイン
領域と電気的接続を採るために活性領域３においてコン
タクトホール８ｂを、それぞれ開口した状態を示してい
る。ただし、図４３（ｂ）または（ｃ）と同様、コンタ
クトホール８ａ，８ｂは設計通りには配置されなかった
状態を示している。
【００２５】ストッパ膜１０ｂは、層間絶縁膜７よりも
エッチング速度が小さいエッチング条件を採用できるよ
うに選択される。例えば層間絶縁膜７として酸化シリコ
ン系を用い、ストッパ膜１０ｂとして窒化シリコンを用
いれば、公知のエッチング条件を用いて層間絶縁膜７よ
りもストッパ膜１０ｂのエッチング速度を小さくするこ
とができる。
【００２６】かかるエッチング条件を用いることによ
り、コンタクトホール８ｂを開口してもストッパ膜１０
ｂが残置し、コンタクトホール８ｂが設計通りに配置さ
れない場合でも、ゲート電極４ｂと図示されないソース
・ドレイン領域とを短絡させないためのカバーとして機
能する。
【００２７】なお、ストッパ膜１０ｂをゲート電極４ｂ
とサイドウォール６ｂの上方にのみ設けるために、スト
ッパ膜１０ｂを一旦半導体基板１の上方の全面に設けた
後、これをエッチングで選択的に除去する必要がある。
このストッパ膜１０ｂのエッチングから半導体基板１の
表面を保護する目的で、絶縁膜９がストッパ膜１０ｂの
下地として設けられている。また図１（ｂ）に示される
ように、コンタクトホール８ａ，８ｂにおける絶縁膜９
はコンタクトホール８ａ，８ｂが形成される際に層間絶
縁膜７と共に除去されることが望ましい。このため、絶
縁膜９は層間絶縁膜７と同様の材質で構成されることが
望ましい。例えば層間絶縁膜７として酸化シリコン系を
用いる場合は、絶縁膜９としてＮｏｎ−ｄｏｐｅｄ Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ酸化膜を用いることができ
る。
【００２８】なお、配線４ａ及びゲート電極４ｂについ
ては、例えばポリシリコンの上面に抵抗値の低い高融点
金属シリサイドを形成した積層構造の配線または電極を
用いてもよい（但し図面では配線４ａ及びゲート電極４
ｂを積層構造として表現していない）。こうすることで
配線４ａ及びゲート電極４ｂにおける抵抗値を下げるこ
とができ、図示されないソース・ドレイン領域とゲート
電極４ｂとが成すＭＯＳ素子の特性を劣化させない。
【００２９】活性領域３においても同様に、半導体基板
１の材料としてシリコンを採用し、コンタクトホール８
ｂに面した部分（この部分にソース・ドレイン領域が形
成される）が、例えばシリコン基板表面に高融点金属シ
リサイドを形成した積層構造としてもよい（但し図面で
は活性領域３を積層構造として表現していない）。
【００３０】本実施の形態にかかる半導体装置を用いれ
ば、フォトマスクの重ね合わせ精度及びコンタクトホー
ル径の寸法制御性が充分ではなく、コンタクトホール８
ｂが設計通りに配置されない場合であっても、ストッパ
膜１０ｂが存在するのでゲート電極４ｂと活性領域３と
が短絡するという問題は生じなくなる。よって、ゲート
電極間の距離を従来の構造に比べ小さくできることにな
り、半導体装置の更なる微細化を妨げない。また、絶縁
膜９を層間絶縁膜７と同様の材質で構成することによ
り、コンタクトホール８ａ，８ｂへの配線４ａ及びゲー
ト電極４ｂを一度のエッチングで容易に露出させること
ができる。
【００３１】実施の形態２．本実施の形態ではストッパ
膜１０ｂを自己整合的にゲート電極４ｂとサイドウォー
ル６ｂの上方にのみ形成する技術を示す。ストッパ膜１
０ｂをフォトリソグラフィ技術を採用せずにパターニン
グすることにより、フォトレジスト形成の際のフォトマ
スクの重ね合わせ精度を高める必要がなくなる点で有利
である。
【００３２】まず、半導体基板１を素子分離領域２と活
性領域３とに区分し、素子分離領域２には分離素子２ａ
を形成する。こうして得られた構造の全面にゲート絶縁
膜５、配線及びゲート電極用導電性材料４の順に積層構
造を形成する（図２）。
【００３３】更にフォトレジスト１８を塗布してフォト
リソグラフィ技術によりパターニングし（図３）、残置
されたフォトレジスト１８をマスクとしてゲート絶縁膜
５、導電性材料４をエッチングして、ゲート絶縁膜５
ａ，５ｂ、ゲート電極４ｂ及び配線４ａを形成する（図
４）。ゲート絶縁膜５ａ，５ｂ、ゲート電極４ｂ及び配
線４ａをマスクとして活性領域３に不純物を注入し、ソ
ース・ドレイン領域を形成する（ソース・ドレイン領域
は図示せず）。
【００３４】次に、ゲート絶縁膜５ａ及び配線４ａの両
側にサイドウォール６ａを、ゲート絶縁膜５ｂ及びゲー
ト電極４ｂの両側にサイドウォール６ｂを、それぞれ形
成する。ここまでは従来の技術と同様である。本実施の
形態ではこうして得られた構造の全面に、絶縁膜９、絶
縁性のストッパ膜１０、マスク層Ｍ１の順にそれぞれを
積層して形成する（図５）。
【００３５】マスク層Ｍ１はストッパ膜１０を自己整合
的にパターニングする機能を果たす。ここでは実施の形
態１で例示されたように層間絶縁膜７として酸化シリコ
ン系を、絶縁膜９にＮｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ 酸化膜を、ストッパ膜１０に窒化シ
リコンを、それぞれ材料として採用する場合を例に採れ
ば、マスク層Ｍ１はポリシリコンからなる第１層１１、
窒化シリコンからなる第２層１２、有機材料からなる第
３層１３の三層から構成される。層の数はストッパ膜１
０をパターニングできるのであればいくつでもよい。
【００３６】有機材料はステップカバレッジが良好なの
で、第３層１３は配線４ａ、ゲート電極４ｂ、サイドウ
ォール６ａ，６ｂに挟まれた領域では厚く堆積し、配線
４ａ、ゲート電極４ｂ、サイドウォール６ａ，６ｂの上
方では薄く堆積される。よって第３層１３をエッチバッ
クして、配線４ａ、ゲート電極４ｂ、サイドウォール６
ａ，６ｂの上方の第２層１２を露出させつつも、配線４
ａ、ゲート電極４ｂ、サイドウォール６ａ，６ｂに挟ま
れた領域で第３層１３を残置させることができる（図
６）。
【００３７】このように残置された第３層１３をマスク
として、第２層１２をエッチングすることにより、配線
４ａ、ゲート電極４ｂ、サイドウォール６ａ，６ｂの上
方においてのみ第１層１１を露出させることができる
（図７）。この後、第３層１３を除去する（図８）。
【００３８】次に、露出した第１層１１を熱酸化させ、
その表面に酸化ポリシリコン膜１４を形成する。この際
に酸化ポリシリコン膜１４の下部に未酸化部分を残して
おく（図９）。そして第２層１２を熱りん酸等でウェッ
トエッチングして除去する（図１０）。次に酸化ポリシ
リコン膜１４をマスクとして第１層１１をドライエッチ
ングすることにより、酸化ポリシリコン膜１４の下方に
のみ、即ち配線４ａ、ゲート電極４ｂ、サイドウォール
６ａ，６ｂの上方においてのみ第１層１１を残置する
（図１１）。
【００３９】残置された酸化ポリシリコン膜１４及び未
酸化部分の第１層１１をともにマスクとして、ストッパ
膜１０をドライエッチングする。この際、公知のエッチ
ング条件を用いて、窒化シリコンと酸化ポリシリコンの
エッチング速度よりもポリシリコンのエッチング速度を
小さくすることができるので、酸化ポリシリコン膜１４
はストッパ膜１０とともにエッチングされ、配線４ａ及
びサイドウォール６ａの上方においてストッパ膜１０ａ
が、ゲート電極４ｂ及びサイドウォール６ｂの上方にお
いてストッパ膜１０ｂが、いずれも第１層１１を頂いて
形成される（図１２）。そして残存する第１層１１をエ
ッチングにて除去する（図１３）。なお、実施の形態１
においても述べたが、ストッパ膜１０の除去終了前後に
おいて、全面に形成されていた酸化膜９が活性領域３の
表面をドライエッチングのダメージから守る。
【００４０】第１層１１、第２層１２、第３層１３に採
用される材料は上記材料に限定されない。第１層１１に
要求される性質は、ストッパ膜１０のエッチングに対す
るマスクとして機能しうること（図１２参照）と、スト
ッパ膜１０をエッチングすることなく除去され得ること
（図１３参照）と、局所的な変質（上記の例では酸化）
によってその変質前の材料のエッチングに対するマスク
として機能しうること（図１１参照）である。ポリシリ
コンは、その酸化によって得られる酸化ポリシリコン、
及びストッパ膜１０の材料である窒化シリコンに対して
エッチング選択性があるので、第１層１１の材料として
好適である。
【００４１】また第２層１２に要求される性質は、第１
層１１に対する上記の変質のマスクとして機能すること
（図８、図９参照）と、第１層１１及びその変質後の材
料（上記の例では酸化ポリシリコン膜１４）をエッチン
グすることなく除去され得ること（図１０参照）であ
る。窒化シリコンは酸化に対するマスクとなり、またポ
リシリコン及び酸化ポリシリコンに対してエッチング選
択性があるので、第２層１２の材料として好適である。
【００４２】また第３層１３に要求される性質は、第２
層１２のエッチングに対するマスクとして機能すること
（図６、図７参照）と、第２層１２をエッチングするこ
となく除去され得ること（図６、図８参照）と、ステッ
プカバレッジが良好である（図５、図６）ことである。
有機材料は窒化シリコンに対してエッチング選択性があ
り、しかもステップカバレッジが良好であるので、第３
層１３の材料として好適である。かかる有機材料として
は、例えば有機Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏ
ａｔ（反射防止膜）がある。この反射防止膜は、通常
は、基板表面の凹凸による光線の反射がレジスト形成に
影響しないようにするためにレジストの下に敷かれ、凹
部に入り込みやすいという特長を有している。
【００４３】なお、ストッパ膜１０をパターニングする
目的としてポリシリコンからなる第１層１１を所望のパ
ターンに熱酸化するには、有機材料からなる第３層１３
を直接に第１層１１の表面に形成し、第２層１２の形成
を省略することも考えられる。
【００４４】しかし、有機材料１３は第１層１１を熱酸
化する際の高温に曝されれば融解する可能性がある。そ
の場合にはマスクとしてのはたらきを失ない、更には汚
染源となってしまう。よって酸化の為のマスクとしては
窒化シリコンからなる第２層１２が存在することが望ま
しい。
【００４５】以上のように本実施の形態にかかる半導体
装置の製造方法を用いれば、フォトリソグラフィ技術を
用いないので、フォトマスクや位置合わせの精度を向上
させることなく、ゲート電極４ｂの上方にストッパ膜１
０ｂを精度よく形成することができる。
【００４６】実施の形態３．図１４（ａ）は、実施の形
態２にかかる半導体装置の製造方法において図１３に示
された構造の全面に対して、層間絶縁膜７を形成し、そ
の表面をＣＭＰ法により平坦化を行なった状態を示して
いる。
【００４７】次に、フォトマスクによりフォトレジスト
を形成してコンタクトホール８ａ，８ｂの形成を行なう
（図１４（ｂ））。このとき以下の条件を満たしておれ
ば、一度のエッチングで、ゲート電極４ｂはコンタクト
ホール８ｂに露出せず、配線４ａはコンタクトホール８
ａに露出するようにコンタクトホールの形成を制御でき
る。
【００４８】図１４（ａ）に示すように、ゲート絶縁膜
５ｂの厚さとゲート電極４ｂの厚さの合計をＴａ、酸化
膜９の厚さをＴｂ、ストッパ膜１０ａ，１０ｂの厚さを
Ｔｃ、活性領域３におけるストッパ膜１０ｂの上面と素
子分離領域２におけるストッパ膜１０ａの上面との差を
Ｔｄ、素子分離領域２においてストッパ膜１０ａを覆う
層間絶縁膜７の厚さをＴｅとする。実施の形態２におい
て図２乃至図４に示されたように、ゲート絶縁膜５ａ，
５ｂはいずれもゲート絶縁膜５から、また配線４ａ及び
ゲート電極４ｂはいずれも導電性材料４から、それぞれ
形成されるのでゲート絶縁膜５ａの厚さと配線４ａの厚
さの合計もＴａとなる。従って、つまり活性領域３の表
面と分離素子２ａの表面との段差もＴｄとなる。
【００４９】活性領域３において、ゲート電極４ｂやサ
イドウォール６ｂが形成されていない位置における酸
化シリコン系の材料の厚さは、層間絶縁膜７の厚さと絶
縁膜９の厚さの合計であり、Ｔａ＋Ｔｂ＋Ｔｃ＋Ｔｄ＋
Ｔｅで表わされる。一方、素子分離領域２において配線
４ａの上の位置には厚さＴｃのストッパ膜１０ｂと、
厚さＴｂ＋Ｔｅの酸化シリコン系の材料が存在する。ま
た活性領域３においてゲート電極４ｂの上の位置には
厚さＴｃのストッパ膜１０ａと、厚さＴｂ＋Ｔｄ＋Ｔｅ
の酸化シリコン系の材料が存在する。
【００５０】同一のエッチング条件を用いた場合には酸
化シリコン系の材料に対する窒化シリコンのエッチング
速度の比をｒとし（但し０＜ｒ＜１の範囲に調整す
る）、位置、における膜厚は、酸化シリコン系の膜
厚に換算してそれぞれＴｂ＋Ｔｃ／ｒ＋Ｔｅ、Ｔｂ＋Ｔ
ｃ／ｒ＋Ｔｄ＋Ｔｅとなる。よって一度のエッチング
で、ゲート電極４ｂがコンタクトホール８ｂに露出せ
ず、配線４ａがコンタクトホール８ａに露出し、活性領
域３がコンタクトホール８ｂに露出するためには
【００５１】
【数１】
【００５２】すなわち
【００５３】
【数２】
【００５４】を満たすようにエッチレート比ｒと各部分
の膜厚Ｔａ，Ｔｃ，Ｔｄとを決定すればよい。
【００５５】本実施の形態にかかる半導体装置の製造方
法を用いれば、一度のエッチングで活性領域３ではスト
ッパ膜１０ｂが残置し、素子分離領域２ではストッパ膜
１０ａが完全にエッチングされるようにコンタクトホー
ルを開口することができる。
【００５６】実施の形態４．実施の形態３にかかる半導
体装置の製造方法において図１４（ａ）に示された構造
に対し、フォトリソグラフィ技術を用いたエッチングで
コンタクトホール８ａ，８ｂを開口する。ただしこのと
き、コンタクトホール８ａの下方でストッパ膜１０ａは
完全に除去し、コンタクトホール８ｂの下方でストッパ
膜１０ｂは完全には除去しきれていない状態でエッチン
グを停止する（図１５（ａ））。このエッチングには、
ストッパ膜１０ａ，１０ｂと層間絶縁膜７とのエッチン
グ選択性が小さいエッチング条件を採用することができ
る。例えば層間絶縁膜７の材料として酸化シリコン系を
採用し、ストッパ膜１０ａ，１０ｂの材料として窒化シ
リコンを採用して上記のエッチング条件は容易に設定で
きる。
【００５７】次に、層間絶縁膜７に対するストッパ膜１
０ａ，１０ｂのエッチング速度が１よりも小さい条件下
でエッチングを行なう。こうすることで、素子分離領域
２では配線４ａがコンタクトホール８ａに露出し、活性
領域３では残存するストッパ膜１０ｂが機能してゲート
電極４ｂが露出しないようにしつつ活性領域３の表面が
コンタクトホール８ｂに露出するようにできる（図１５
（ｂ））。配線４ａがエッチングされにくいように、層
間絶縁膜７に対する配線４ａのエッチング速度は１より
も小さいことが望ましい。例えば層間絶縁膜７の材料と
して酸化シリコン系を採用し、配線４ａの材料としてポ
リシリコンを採用することができる。
【００５８】本実施の形態にかかる半導体装置の製造方
法を用いれば、活性領域３のコンタクトホール８ｂでは
ストッパ膜１０ｂが残置し、素子分離領域２のコンタク
トホール８ａではストッパ膜１０ａを除去して配線４ａ
を露出することができる。
【００５９】実施の形態５．本実施の形態においては実
施の形態３，４と異なり、コンタクトホール８ａの形成
工程とコンタクトホール８ｂの形成工程とが別個に設け
られる。まず実施の形態３において図１４（ａ）で示さ
れた構造を得る。その後、コンタクトホール８ｂ形成用
フォトマスク（図示せず）を用いてフォトレジスト１６
を形成し、これをマスクとしたエッチングを行ってコン
タクトホール８ｂの形成を行なう（図１６（ａ））。こ
のとき、層間絶縁膜７に対するストッパ膜１０ｂのエッ
チング速度が１より小さい条件下でエッチングを行な
う。これによってコンタクトホール８ｂの配置がずれた
場合でも、ストッパ膜１０ｂを残置させてゲート電極４
ｂが露出しないようにしつつ、活性領域３の表面をコン
タクトホール８ｂに露出させることができる。
【００６０】次に、コンタクトホール８ａ形成用フォト
マスク（図示せず）を用いてフォトレジスト１７を形成
し、これをマスクとしたエッチングを行ってコンタクト
ホール８ａの形成を行なう（図１６（ｂ））。このと
き、層間絶縁膜７に対するストッパ膜１０ａのエッチン
グ速度はほぼ等しくても良い。コンタクトホール８ｂは
フォトレジスト１７に覆われており、しかも配線４ａの
幅は一般にはゲート電極４ｂよりも広いので、コンタク
トホール８ａの配置ずれに対する許容はコンタクトホー
ル８ｂの配置ずれに対する許容よりも緩く、コンタクト
ホール８ａにおいてストッパ膜１０ａを完全に除去して
もよいからである。
【００６１】本実施の形態にかかる半導体装置の製造方
法を用いれば、実施の形態３に示したエッチレート比と
各部分の膜厚の条件を整える方法や実施の形態４に示し
たエッチング時間を制御する方法を採用し難い場合に、
確実に、活性領域３ではストッパ膜１０ｂが残置し、素
子分離領域２ではストッパ膜１０ａが完全にエッチング
されるようにコンタクトホールを開口できる。
【００６２】実施の形態６．実施の形態２にかかる半導
体装置の製造方法において図１３に示された構造に対し
て、活性領域３上にのみフォトレジスト１５を形成する
（図１７（ａ））。フォトレジスト１５の形成には分離
素子２ａの形成で使用するフォトマスクを用いればよ
い。この場合フォトリソグラフィ技術を用いているの
で、重ね合わせ誤差や寸法誤差の問題がある。しかしフ
ォトレジスト１５はストッパ膜１０ｂを覆い、ストッパ
膜１０ａを覆わないようにすれば足りるので、誤差を考
慮にいれて活性領域３と素子分離領域２との境界付近に
は配線４ａ及びゲート電極４ｂを配置しないように設計
して上記問題を回避することができる。
【００６３】フォトレジスト１５をマスクとして、スト
ッパ膜１０ａをエッチングして除去する。（図１７
（ｂ））。その後フォトレジスト１５を除去すれば、図
１（ａ）に示される構造を得ることができる。
【００６４】本実施の形態にかかる半導体装置の製造方
法を用いれば、既存のフォトマスクを用いて、必要なフ
ォトマスクを増加させずに容易に図１（ａ）に示す半導
体装置を製造することができる。
【００６５】実施の形態７．まず、実施の形態２と同
様、半導体基板１を素子分離領域２と活性領域３とに区
分し、分離素子２ａ、ゲート絶縁膜５ａ，５ｂ、ゲート
電極４ｂ、配線４ａ及びサイドウォール６ａ，６ｂを、
それぞれ形成する。こうして得られた構造の全面にさら
に、酸化膜９、ストッパ膜１０、マスク層Ｍ２の順にそ
れぞれを積層して形成する（図１８）。ここでは実施の
形態２と異なり、マスク層Ｍ２は第１層１１と第２層１
２の二層からなる。例えば第１層１１はポリシリコン
で、第２層１２は窒化シリコンで、それぞれ形成され
る。
【００６６】次に、活性領域３と素子分離領域２との段
差を利用して、活性領域３上では第１層１１が露出する
まで、素子分離領域２上ではストッパ膜１０が露出する
まで、ＣＭＰ法により表面の研磨を行なう（図１９）。
その後、いずれも窒化シリコンからなるストッパ膜１０
及び第２層１２をマスクとして熱酸化を行い、第１層１
１の露出部の表面に酸化ポリシリコン膜１４を形成す
る。ただし活性領域３上では酸化ポリシリコン膜１４の
下に未酸化部分を残しておく（図２０）。そして熱りん
酸等を用いて第２層１２をウェットエッチングする（図
２１）。
【００６７】次に、酸化ポリシリコン膜１４をマスクと
して第１層１１をドライエッチングし（図２２）、残置
された未酸化の第１層１１をマスクとしてストッパ膜１
０をドライエッチングする。実施の形態２で示されたよ
うに、酸化ポリシリコン膜１４はストッパ膜１０ととも
にエッチングされて除去される（図２３）。そして残存
する第１層１１をエッチングして除去する（図２４）。
実施の形態１においても述べたように、絶縁膜９がこれ
らのエッチングによるダメージから活性領域３の表面を
守る。
【００６８】このようにして配線４ａの上方にはストッ
パ膜１０ａを形成することなく、ゲート電極４ｂの上方
にのみストッパ膜１０ｂが形成される。なお、素子分離
領域において絶縁膜９を介してサイドウォール６ａの横
にはストッパ膜１０ｃが残るが、これは実施の形態３乃
至６で示された工程による配線４ａの露出を阻むもので
はなく、本願発明の効果を損なわない。
【００６９】本実施の形態にかかる半導体装置の製造方
法を用いれば、フォトリソグラフィ技術を用いないの
で、フォトマスクや位置合わせの精度を向上させること
なく、ゲート電極４ｂの上方にストッパ膜１０ｂを精度
よく形成でき、図１（ａ）に示す半導体装置を製造する
ことができる。
【００７０】実施の形態８．図２５（ａ）に本実施の形
態にかかる半導体装置の構造を示す。図２５（ａ）の半
導体装置の構造は図１（ａ）に示す半導体装置の構造と
比較して、絶縁膜９は形成されていない点と、ストッパ
膜１０ｂの幅が短くなっている点で異なっている。実施
の形態１においてはストッパ膜１０ｂの幅はゲート電極
４ｂとサイドウォール６ｂとを合計した程度であった
が、本実施の形態におけるストッパ膜１０ｂの幅はゲー
ト電極４ｂと同じ幅程度しか有していない。
【００７１】しかし、かかる構造においてもストッパ膜
１０ｂは、コンタクトホール８ｂに対してゲート電極４
ｂが露出することを防いでおり（図２５（ｂ））、実施
の形態１と同様の効果を得ることができる。
【００７２】実施の形態９．図２６（ａ）に本実施の形
態にかかる半導体装置の構造を示す。図２６（ａ）の半
導体装置の構造は図２５（ａ）に示す半導体装置の構造
とほぼ同様であるが、ストッパ膜１０ｂよりも薄いスト
ッパ膜１０ａが配線４ａ上に形成されている点で異な
る。
【００７３】ストッパ膜１０ａは配線４ａ上の全面に形
成されているが、薄いのでコンタクトホール８ａの形成
時にコンタクトホール８ａに面したストッパ膜１０ａは
除去し易く（図２６（ｂ））、実施の形態１において図
１（ａ）に示された構成と比較して容易に配線４ａをコ
ンタクトホール８ａに露出させることができる。
【００７４】実施の形態１０．実施の形態２にかかる半
導体装置の製造方法において図２に示された構造の全面
に対して、例えば窒化シリコンからなるストッパ膜１０
を形成する（図２７）。更にフォトレジスト１８を塗布
して配線及びゲート電極形成用フォトマスク（図示しな
い）により、配線及びゲート電極の為のパターンを得る
（図２８）。このとき得られるパターンは実施の形態２
において図３で示されたものと同一である。
【００７５】次に、フォトレジスト１８をマスクとして
ゲート絶縁膜５、導電性材料４、ストッパ膜１０をエッ
チングし、ゲート絶縁膜５ａ，５ｂ、ゲート電極４ｂ、
配線４ａ及びストッパ膜１０ａ，１０ｂを形成する（図
２９）。ゲート絶縁膜５ａ，５ｂ、ゲート電極４ｂ、配
線４ａ及びストッパ膜１０ａ，１０ｂをマスクとして活
性領域３に不純物を注入し、ソース・ドレイン領域を形
成する（ソース・ドレイン領域は図示せず）。
【００７６】次に、ゲート絶縁膜５ａ及び配線４ａの両
側にサイドウォール６ａを、ゲート絶縁膜５ｂ及びゲー
ト電極４ｂの両側にサイドウォール６ｂを、それぞれ形
成する。そしてこのようにして得られた構造の全面に絶
縁膜１９を堆積させる（図３０）。
【００７７】次に、ＣＭＰ法により表面の研磨を行な
い、素子分離領域２上のストッパ膜１０ａを除去する
（図３１（ａ））。この際、ゲート電極４ｂなどの微小
な構造物同士の間に絶縁膜１９が埋め込まれているの
で、これら微小な構造物が研磨のいきおいによって半導
体基板１の表面から剥離してしまうことが回避される。
【００７８】活性領域３と素子分離領域２との間には段
差が存在するので、ＣＭＰ法による表面の研磨によっ
て、活性領域３上のストッパ膜１０ｂを残し、素子分離
領域２上のストッパ膜１０ａのみを除去して、図２５
（ａ）に示された構造に絶縁膜１９が埋め込まれた構造
が得られる。この絶縁膜１９は後に堆積される層間絶縁
膜７と同様に、コンタクトホール８ａ，８ｂを開口する
際にはエッチングされる必要がある。よって層間絶縁膜
７として酸化シリコン系を用いる場合、この絶縁膜１９
も同じ材料で形成されることが望ましい。
【００７９】ただし、エッチング量の制御が難しい場合
や半導体基板１に歪みがある場合には、ＣＭＰ法による
平坦化によって活性領域３上のストッパ膜１０ｂまでも
が完全に除去されてしまうおそれがある。そのような場
合は、図３１（ｂ）に示すように、素子分離領域２上の
ストッパ膜１０ａを薄く残す程度まで研磨し、図２６
（ａ）に示された構造に絶縁膜１９が埋め込まれた構造
が得られる。素子分離領域２上のストッパ膜１０ａが残
っておれば、活性領域３上のストッパ膜１０ｂはほぼ確
実に残っていると考えられる。
【００８０】本実施の形態にかかる半導体装置の製造方
法を用いれば、素子分離領域２に残ったストッパ膜１０
ａをＣＭＰ法により完全にまたは概ね除去して、図２５
（ａ）または図２６（ａ）に示す半導体装置を容易に製
造できる。
【００８１】実施の形態１１．まず、実施の形態１０と
同様にして図２９に示す半導体装置を製造する。次に、
素子分離領域２形成用フォトマスクを用いて、実施の形
態６で示されたフォトレジスト１５を活性領域３の上に
形成する（図３２（ａ））。そして素子分離領域２上の
ストッパ膜１０ａをエッチングして除去する（図３２
（ｂ））。
【００８２】この後、フォトレジスト１５を除去し、サ
イドウォール６ａ，６ｂを形成して図２５（ａ）に示す
半導体装置が製造できる。
【００８３】本実施の形態にかかる半導体装置の製造方
法を用いれば、必要とするマスクを増加させることなく
活性領域３上のストッパ膜１０ｂを確実に残置しつつ、
素子分離領域２上のストッパ膜１０ａを確実に除去でき
る。
【００８４】実施の形態１２．まず、実施の形態１０と
同様にして図２７に示す半導体装置を製造する。次に、
ＣＭＰ法により表面の研磨を行ない、素子分離領域２上
のストッパ膜１０を除去する（図３３（ａ））。このと
き、活性領域３と素子分離領域２との段差を利用して、
活性領域３上のストッパ膜１０は残し、素子分離領域２
上のストッパ膜１０のみ除去するようにする。ただし、
エッチング量の制御が難しい場合や半導体基板１に歪み
がある場合には、ＣＭＰ法による平坦化によって活性領
域３上のストッパ膜１０までもが完全に除去されてしま
うおそれがある。そのような場合は、図３３（ｂ）に示
すように、素子分離領域２上のストッパ膜１０を薄く残
す程度まで研磨し、層間絶縁膜７を形成後コンタクトホ
ール８ａを開口する際に、残ったストッパ膜１０をエッ
チングしてもよい。
【００８５】この後、実施の形態１０における図２８乃
至図２９に示した工程を行ない、サイドウォール６ａ，
６ｂを形成すれば図２５（ａ）に示す半導体装置が製造
できる。
【００８６】本実施の形態にかかる半導体装置の製造方
法を用いれば、絶縁膜１９を形成せずに実施の形態１０
の効果を得ることができる。
【００８７】実施の形態１３．先ず実施の形態１０と同
様にして図２７に示す半導体装置を製造する。次に、素
子分離領域２形成用フォトマスクを用いて、実施の形態
６で示されたフォトレジスト１５を活性領域３の上に形
成する（図３４（ａ））。そして素子分離領域２上のス
トッパ膜１０をエッチングして除去する（図３４
（ｂ））。
【００８８】この後、実施の形態１０における図２８乃
至図２９に示した工程を行ない、サイドウォール６ａ，
６ｂを形成すれば図２５（ａ）に示す半導体装置が製造
できる。
【００８９】本実施の形態にかかる半導体装置の製造方
法を用いれば、絶縁膜１９を形成せずに実施の形態１０
の効果を得ることができ、しかも活性領域３上のストッ
パ膜１０を確実に残置しつつ、素子分離領域２上のスト
ッパ膜１０を確実に除去できる。
【００９０】実施の形態１４．図３５（ａ）に本実施の
形態にかかる半導体装置の構造を示す。
【００９１】この半導体装置において、半導体基板１の
表面は素子分離領域２及び活性領域３に区分されてい
る。素子分離領域２にはＬＯＣＯＳやトレンチ等を採用
した分離素子２ａが形成され、その表面には、ゲート絶
縁膜５ａを挟んで配線４ａが形成されている。また活性
領域３の表面には、ゲート絶縁膜５ｂを挟んでゲート電
極４ｂが形成されている。配線４ａ、ゲート電極４ｂの
上面には、それぞれ絶縁膜２０ａ，２０ｂが例えば８５
０オングストローム程度形成されている。絶縁膜２０
ａ，２０ｂはそれぞれ配線４ａ、ゲート電極４ｂの幅よ
りもやや狭く形成されている。
【００９２】絶縁膜２０ａの側面と、配線４ａの表面と
を覆うように内側サイドウォール２２ａが、絶縁膜２０
ｂの側面と、ゲート電極４ｂの表面とを覆うように内側
サイドウォール２２ｂが、それぞれ例えば酸化シリコン
系の材料で１５０オングストローム程度形成されてい
る。そして内側サイドウォール２２ａ，２２ｂの外側に
は、更に例えば窒化シリコンを材料としてストッパサイ
ドウォール２３ａ，２３ｂが形成されている。
【００９３】図３５（ｂ）は、図３５（ａ）に示された
構造に対して層間絶縁膜７を形成した後にコンタクトホ
ール８ａ，８ｂを開口し、図４３（ｂ）または（ｃ）と
同様、コンタクトホール８ａ，８ｂは設計通りには配置
されなかった状態を示している。この半導体装置の構造
においては、サイドウォール２３ａ，２３ｂが実施の形
態１乃至１３におけるストッパ膜１０ａ，１０ｂの役割
を果たすことになる。そして絶縁膜２０ａを層間絶縁膜
７と同じ材質、例えば酸化シリコン系の材料で形成して
おくことで、配線４ａ上のコンタクトホール８ａの開口
は容易となる。
【００９４】内側サイドウォール２２ａ，２２ｂは、ポ
リシリコン等で形成される配線４ａ、ゲート電極４ｂに
対して、窒化シリコンで形成されるストッパサイドウォ
ール２３ａ，２３ｂが直接接触することを防止してい
る。ポリシリコンの導電特性は窒化シリコンが接触する
ことによって悪化するからである。しかし、内側サイド
ウォール２２ａ，２２ｂを有しない構造でも、サイドウ
ォール２３ａ，２３ｂが実施の形態１乃至１３における
ストッパ膜１０ａ，１０ｂの役割を果たすことは妨げら
れない。
【００９５】本実施の形態にかかる半導体装置を用いれ
ば、コンタクトホール８ｂを開口してもゲート電極４ｂ
がこれに露出することはない。但し、絶縁膜２０ｂを絶
縁膜２０ａと同じ工程で形成することが、工程の簡略上
で望ましい。従って絶縁膜２０ａと同様に絶縁膜２０ｂ
も例えば酸化シリコン系の材料で形成される。従って、
コンタクトホール８ｂの配置のズレはストッパサイドウ
ォール２３ｂの存在する範囲内に収まることが望まし
い。
【００９６】実施の形態１５．本実施の形態は、図３５
（ａ）に示す半導体装置を製造する方法である。素子分
離領域２においても全く同じ製造法であるので、簡単の
ため活性領域３における場合のみ示す。
【００９７】まず、半導体基板１上の全面にゲート酸化
膜５、配線もしくはゲート電極となる導電性材料４、絶
縁膜材料２０をこの順に積層し、ゲート電極を作成すべ
き位置にのみフォトレジスト１８ｂをパターニングする
（図３６）。次にフォトレジスト１８ｂをマスクとし
て、導電性材料４及び絶縁膜材料２０をエッチングして
ゲート電極４ｂ及び絶縁膜２０ｂをパターニングする
（図３７）。
【００９８】次に、有機材料２１を全面に塗布する（図
３８）。有機材料２１はステップカバレッジが良好なの
で、ゲート電極４ｂの上方での膜厚が薄くなる。よって
有機材料２１を全面エッチバックして絶縁膜２０ｂを露
出させても、ゲート酸化膜５を露出させずに有機材料２
１を残置することができる（図３９）。従って、ウェッ
トエッチングによって絶縁膜２０ｂのみを細くすること
ができる（図４０）。
【００９９】図４０に示された構造の全面にシリコン酸
化膜２２、シリコン窒化膜２３をこの順に積層し（図４
１）、全面をエッチバックして活性領域３と絶縁膜２０
ｂとを露出させ、内側サイドウォール２２ｂ及びストッ
パサイドウォール２３ｂを形成する（図４２）。
【０１００】ここで、絶縁膜２０ｂの役割について触れ
ておく。もしこの絶縁膜２０ｂが無かったとすると、シ
リコン窒化膜２３はゲート電極４ｂの上面に均一に形成
されてしまう。そうするとエッチバックの際にゲート電
極４ｂの上面にはストッパサイドウォール２３ｂが形成
されなくなり、コンタクトホール８ｂに対するゲート電
極４ｂの露呈を阻止することができない。一方、絶縁膜
２０ｂが存在することで、ゲート電極４ｂの上面と絶縁
膜２０ｂの側面とで段差Ｑが生じ、絶縁膜２０ｂの上方
よりも段差Ｑにおいてシリコン窒化膜２３の厚さが大き
くなり、ストッパサイドウォール２３ｂをゲート電極４
ｂの上面に形成することができるのである。
【０１０１】本実施の形態にかかる半導体装置の製造方
法を用いれば、絶縁膜２０ｂを先に形成していることか
らストッパサイドウォール２３ｂがゲート電極４ｂの表
面を大きく覆うことができる。
【０１０２】
【発明の効果】この発明のうち請求項１にかかる半導体
装置の製造方法を用いれば、フォトリソグラフィ技術を
用いるとフォトマスクの正確な重ね合わせや寸法制御が
困難となる場合であっても、ストッパ膜を正確にパター
ニングでき、電極がストッパ膜を頂く構造を得ることが
できる。
【０１０３】この発明のうち請求項２にかかる半導体装
置の製造方法を用いれば、電極が存在する部分において
第３層が薄く形成されるので、第２層を電極の上方にお
いてのみ露出させることができ、以て第２層を電極の上
方においてのみ開口することができる。
【０１０４】この発明のうち請求項３にかかる半導体装
置の製造方法を用いれば、電極が存在する部分において
第２層が突出するので、研磨によって第２層を電極の上
方においてのみ開口することができる。
【０１０５】この発明のうち請求項４にかかる半導体装
置の製造方法を用いれば、第１の領域においてストッパ
膜を残置させつつ表面を露出し、第２の領域においてス
トッパ膜を除去して配線を露出させるコンタクトホール
を、第２の絶縁膜に開口できる。
【０１０６】この発明のうち請求項５にかかる半導体装
置の製造方法を用いれば、一度のエッチングで、請求項
４にかかる発明の効果を得ることができる。
【０１０７】この発明のうち請求項６にかかる半導体装
置の製造方法を用いれば、請求項４や請求項５にかかる
発明を適用し難い場合であっても、確実に、請求項４に
係る発明の効果を得ることができる。
【０１０８】この発明のうち請求項７にかかる半導体装
置の製造方法を用いれば、分離素子を形成する為のフォ
トマスクを利用して、容易に、請求項４にかかる発明の
効果を得ることができる。
【０１０９】この発明のうち請求項８にかかる半導体装
置の製造方法を用いれば、第２の積層構造においては、
第１の積層構造と比較してストッパ膜が薄いので、第１
の積層構造において導電材を露出させずに第２の積層構
造において導電材を露出する工程が容易となる。
【０１１０】この発明のうち請求項９にかかる半導体装
置の製造方法を用いれば、分離素子は表面から突出して
いるので、第１の積層構造が露出するまで研磨を行うこ
とにより、第２の積層構造のストッパ膜は第１の積層構
造のストッパ膜よりも多く研磨され、その膜厚が減少す
る。
【０１１１】この発明のうち請求項１０にかかる半導体
装置の製造方法を用いれば、分離素子は表面から突出し
ているので、ストッパ膜側から研磨することにより、第
２の積層構造のストッパ膜は第１の積層構造のストッパ
膜よりも多く研磨され、その膜厚が減少する。
【０１１２】この発明のうち請求項１１及び１２にかか
る半導体装置の製造方法を用いれば、工程（ｄ−１），
（ｄ−２）で使用されるマスクは工程（ａ−１）で使用
されるマスクを流用することができるので、必要なマス
クを増加させることなく確実に第２の積層構造のストッ
パ膜は第１の積層構造のストッパ膜よりも膜厚を減少さ
せることができる。
【０１１３】この発明のうち請求項１３にかかる半導体
装置の製造方法を用いれば、第２の絶縁膜の上方よりも
段差において第３の絶縁膜が厚く形成でき、電極の側面
のみならず、上面をも第３の絶縁膜で覆わせることがで
きる。
【図面の簡単な説明】
【図１】 実施の形態１にかかる半導体装置の構造を示
す図である。
【図２】 実施の形態２の方法の各段階を示した図であ
る。
【図３】 実施の形態２の方法の各段階を示した図であ
る。
【図４】 実施の形態２の方法の各段階を示した図であ
る。
【図５】 実施の形態２の方法の各段階を示した図であ
る。
【図６】 実施の形態２の方法の各段階を示した図であ
る。
【図７】 実施の形態２の方法の各段階を示した図であ
る。
【図８】 実施の形態２の方法の各段階を示した図であ
る。
【図９】 実施の形態２の方法の各段階を示した図であ
る。
【図１０】 実施の形態２の方法の各段階を示した図で
ある。
【図１１】 実施の形態２の方法の各段階を示した図で
ある。
【図１２】 実施の形態２の方法の各段階を示した図で
ある。
【図１３】 実施の形態２の方法の各段階を示した図で
ある。
【図１４】 実施の形態３の方法の各段階を示した図で
ある。
【図１５】 実施の形態４の方法の各段階を示した図で
ある。
【図１６】 実施の形態５の方法の各段階を示した図で
ある。
【図１７】 実施の形態６の方法の各段階を示した図で
ある。
【図１８】 実施の形態７の方法の各段階を示した図で
ある。
【図１９】 実施の形態７の方法の各段階を示した図で
ある。
【図２０】 実施の形態７の方法の各段階を示した図で
ある。
【図２１】 実施の形態７の方法の各段階を示した図で
ある。
【図２２】 実施の形態７の方法の各段階を示した図で
ある。
【図２３】 実施の形態７の方法の各段階を示した図で
ある。
【図２４】 実施の形態７の方法の各段階を示した図で
ある。
【図２５】 実施の形態８にかかる半導体装置の構造を
示した図である。
【図２６】 実施の形態９にかかる半導体装置の構造を
示した図である。
【図２７】 実施の形態１０の方法の各段階を示した図
である。
【図２８】 実施の形態１０の方法の各段階を示した図
である。
【図２９】 実施の形態１０の方法の各段階を示した図
である。
【図３０】 実施の形態１０の方法の各段階を示した図
である。
【図３１】 実施の形態１０の方法の各段階を示した図
である。
【図３２】 実施の形態１１の方法の各段階を示した図
である。
【図３３】 実施の形態１２の方法の各段階を示した図
である。
【図３４】 実施の形態１３の方法の各段階を示した図
である。
【図３５】 実施の形態１４にかかる半導体装置の構造
を示した図である。
【図３６】 実施の形態１５の方法の各段階を示した図
である。
【図３７】 実施の形態１５の方法の各段階を示した図
である。
【図３８】 実施の形態１５の方法の各段階を示した図
である。
【図３９】 実施の形態１５の方法の各段階を示した図
である。
【図４０】 実施の形態１５の方法の各段階を示した図
である。
【図４１】 実施の形態１５の方法の各段階を示した図
である。
【図４２】 実施の形態１５の方法の各段階を示した図
である。
【図４３】 従来の技術の半導体装置の構造を示した図
である。
【符号の説明】
１ 半導体基板、２ 素子分離領域、２ａ 分離素子、
３ 活性領域、４ａ配線、４ｂ ゲート電極、５ｂ ゲ
ート絶縁膜、７，１９ 層間絶縁膜、８ａ，８ｂ コン
タクトホール、９，２０ａ，２０ｂ，２２ａ，２２ｂ
絶縁膜、１０，１０ａ，１０ｂ ストッパ膜、１１ 第
１層、１２ 第２層、１３ 第３層、１４ ポリシリコ
ン層、１５〜１８ フォトレジスト、２３ａ，２３ｂ
ストッパサイドウォール、Ｍ１，Ｍ２ マスク層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 元繁 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 杉山 雅夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD02 DD04 DD16 DD19 DD84 EE17 FF14 GG09 HH14 HH16 HH20 5F033 AA12 AA13 AA19 AA28 AA29 AA54 AA61 AA67 BA02 BA24 BA33 BA37 BA41 BA46 CA04 DA07 EA25 EA28 EA33 5F040 DA14 DC01 EC01 EC07 EC13 EH02 FA05 FC02 FC22 5F045 AB32 AB33 CA05 CB05 CB06 HA13 HA14

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の表面の第１の領域
    に、第１の絶縁膜を介して電極を形成する工程と、 （ｂ）前記工程（ａ）で得られた構造上に、絶縁性のス
    トッパ膜と、第１層及び第２層を含むマスク層とをこの
    順に積層する工程と、 （ｃ）前記電極の上方において前記第２層を自己整合的
    に開口する工程と、 （ｄ）開口した前記第２層をマスクとして前記第１層の
    表面を変質させて変質層を形成しつつ、前記変質層の下
    方に前記第１層を変質させずに残置する工程と、 （ｅ）前記変質層をマスクとするエッチングにて前記第
    １層を選択的に除去する工程と、 （ｆ）前記工程（ｅ）で残置した前記第１層をマスクと
    するエッチングにて前記ストッパ膜を選択的に除去する
    工程とを備える半導体装置の製造方法。
  2. 【請求項２】 前記マスク層は、前記第２層に関して前
    記第１層と反対側に第３層を更に含み、 前記第３層は前記工程（ｂ）で得られた構造において凹
    部で厚く、凸部で薄く形成され、 前記工程（ｃ）は、 （ｃ−１）前記第３層をその全面にわたってエッチバッ
    クして、前記第２層を露出する工程と、 （ｃ−２）前記第３層をマスクとするエッチングによっ
    て前記第２層を選択的に除去する工程とを有する、請求
    項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記工程（ｃ）は（ｃ−１）前記工程
    （ｂ）で得られた構造に対して、研磨を行う工程を有す
    る、請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記工程（ａ）は（ａ−１）前記半導体
    基板の前記表面の第１の領域以外の第２の領域におい
    て、前記表面から突出する分離素子を形成し、前記分離
    素子上に配線を形成する工程を有し、 前記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上
    方において前記第２層を自己整合的に開口する工程を有
    し、 （ｇ）前記工程（ｆ）で得られた構造上に第２の絶縁膜
    を形成する工程と、 （ｈ）前記ストッパ膜及び前記第２の絶縁膜のエッチン
    グ速度が等しい第１のエッチングを行って、前記第１の
    領域の前記ストッパ膜をその厚み方向において完全には
    除去せずに、前記第２の領域の前記ストッパ膜をその厚
    み方向において完全に除去する工程と、 （ｉ）前記ストッパ膜に対する前記第２の絶縁膜のエッ
    チング速度が速い第２のエッチングを行って、前記第１
    の領域の前記表面と、前記配線とを露出させる工程とを
    更に備える、請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記工程（ａ）は（ａ−１）前記半導体
    基板の前記表面の第１の領域以外の第２の領域におい
    て、前記表面から突出する分離素子を形成し、前記分離
    素子上に配線を形成する工程を有し、 前記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上
    方において前記第２層を自己整合的に開口する工程を有
    し、 （ｇ）前記工程（ｆ）で得られた構造上に第２の絶縁膜
    を形成する工程と、 （ｈ）前記第２の絶縁膜をエッチングによって選択的に
    除去して前記第１の領域の前記表面と、前記配線とを露
    出させる工程とを更に備え、 前記工程（ｈ）の前記エッチングにおいて、前記第１の
    絶縁膜と前記第２の絶縁膜のエッチング速度が等しく、 前記ストッパ膜の膜厚は、前記工程（ｈ）の前記エッチ
    ングにおける前記ストッパ膜の前記第１の絶縁膜に対す
    るエッチング速度の比をｒ（＜１）として、前記第１の
    絶縁膜の厚さと前記電極の厚さの合計のｒ／（１−ｒ）
    倍より大きい、請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記工程（ａ）は（ａ−１）前記半導体
    基板の前記表面の第１の領域以外の第２の領域におい
    て、分離素子を形成し、前記分離素子上に配線を形成す
    る工程を有し、 前記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上
    方において前記第２層を自己整合的に開口する工程を有
    し、 （ｇ）前記工程（ｆ）で得られた構造上に第２の絶縁膜
    を形成する工程と、 （ｈ）前記第１領域と前記第２領域とにおいて別個に、
    それぞれ前記第２の絶縁膜をエッチングによって選択的
    に除去して前記第１の領域の前記表面と、前記配線とを
    露出させる工程とを更に備える、請求項１記載の半導体
    装置の製造方法。
  7. 【請求項７】 前記工程（ａ）は（ａ−１）前記半導体
    基板の前記表面の第１の領域以外の第２の領域におい
    て、分離素子を形成し、前記分離素子上に配線を形成す
    る工程を有し、 前記工程（ｃ）は（ｃ−１）前記電極及び前記配線の上
    方において前記第２層を自己整合的に開口する工程を有
    し、 （ｇ）前記第１領域を覆うマスクを形成し、前記第２領
    域における前記ストッパ膜を除去する工程を更に備え
    る、請求項１記載の半導体装置の製造方法。
  8. 【請求項８】 （ａ）第１の領域及び第２の領域に区分
    された表面を有する半導体基板を準備する工程と、 （ｂ）前記工程（ａ）で得られた構造上に、第１の絶縁
    材、導電材、ストッパ膜をこの順に積層する工程と、 （ｃ）前記第１の絶縁材、導電材、ストッパ膜を選択的
    に除去して、前記第１の領域においては前記第１の絶縁
    材、前記導電材、前記ストッパ膜がこの順に積層された
    第１の積層構造を、前記第２の領域においては前記第１
    の絶縁材、前記導電材、前記ストッパ膜がこの順に積層
    された第２の積層構造を、それぞれ互いに離隔して形成
    する工程と、 （ｄ）前記第２の領域における前記ストッパ膜の厚さ
    を、前記第１の領域における前記ストッパ膜の厚さより
    も減少させる工程とを備える半導体装置の製造方法。
  9. 【請求項９】 前記工程（ａ）は（ａ−１）前記第２の
    領域において、前記表面から突出する分離素子を形成す
    る工程を有し、 前記工程（ｄ）は前記工程（ｃ）よりも後に行われ、 前記工程（ｄ）は（ｄ−１）前記第１の積層構造と前記
    第２の積層構造との間を埋める第２の絶縁材を形成する
    工程と、 （ｄ−２）前記工程（ｄ−１）で得られた構造に対して
    研磨を施して前記第２の積層構造を露出させる工程とを
    有する、請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記工程（ａ）は（ａ−１）前記第２
    の領域において、前記表面から突出する分離素子を形成
    する工程を有し、 前記工程（ｄ）は前記工程（ｃ）よりも前に行われ、 前記工程（ｄ）は（ｄ−１）前記工程（ｂ）で得られた
    構造を前記ストッパ膜側から研磨する工程を有する、請
    求項８記載の半導体装置の製造方法。
  11. 【請求項１１】 前記工程（ａ）は（ａ−１）前記第２
    の領域において、分離素子を形成する工程を有し、 前記工程（ｄ）は前記工程（ｃ）よりも後に行われ、 前記工程（ｄ）は（ｄ−１）前記第１の領域のみを覆う
    マスクを形成する工程と、 （ｄ−２）前記マスクを介して前記ストッパ膜のエッチ
    ングを行う工程とを有する、請求項８記載の半導体装置
    の製造方法。
  12. 【請求項１２】 前記工程（ａ）は （ａ−１）前記第２の領域において、分離素子を形成す
    る工程を有し、 前記工程（ｄ）は前記工程（ｃ）よりも前に行われ、 前記工程（ｄ）は （ｄ−１）前記第１の領域のみを覆うマスクを形成する
    工程と、 （ｄ−２）前記マスクを介して前記ストッパ膜のエッチ
    ングを行う工程とを有する、請求項８記載の半導体装置
    の製造方法。
  13. 【請求項１３】 （ａ）半導体基板の表面に、第１の絶
    縁膜を介して、第２の絶縁膜を頂く電極を形成する工程
    と、 （ｂ）前記工程（ａ）で得られた構造上に、凹部で厚
    く、凸部で薄く形成されるマスク層を形成する工程と、 （ｃ）前記マスク層をその全面にわたってエッチバック
    して、前記第１の絶縁膜を覆いつつ前記第２の絶縁膜を
    露出させる工程と、 （ｄ）前記第２の絶縁膜の幅を縮小させ、前記第２絶縁
    膜と前記電極との間に段差を設ける工程と、 （ｅ）前記工程（ｄ）で得られた構造上に第３の絶縁膜
    を形成する工程と、 （ｆ）前記第３の絶縁膜をその全面にわたってエッチバ
    ックして、前記電極の表面及び前記第２の絶縁膜の側面
    を覆う部分を残置する工程とを備える、半導体装置の製
    造方法。
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