KR20010092090A - 반도체 소자 - Google Patents
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Abstract
SAC(Self Align Contact) 공정 진행시 숄더 마진(shoulder margin)을 충분히 확보할 수 있도록 하여 비트 라인과 게이트 라인 간의 전기적인 단락(electrical short) 발생을 줄일 수 있도록 한 반도체 소자가 개시된다.
이를 구현하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 산화막을 개제하여 형성된 게이트 라인; 상기 게이트 라인보다 작은 선폭을 가지도록 상기 게이트 라인 상에 형성된 실리사이드막; 상기 게이트 라인과 동일 선폭을 가지도록 상기 실리사이드막 상에 형성된 절연 마스크; 상기 절연 마스크 상에 형성된 ARC막; 및 상기 결과물의 양 측벽을 따라 열산화막을 개제하여 형성된 절연 스페이서로 이루어진 반도체 소자에 있어서, 상기 절연 마스크가 HTO막-SiN막-HTO막(ONO)의 적층 구조를 가지도록 형성된 반도체 소자가 제공된다.
Description
본 발명은 디자인 룰이 0.21㎛ 이하급인 고집적화된 소자의 SAC(Self Align Contact) 공정 진행시 숄더 마진(shoulder margin)을 충분히 확보할 수 있도록 하여 비트 라인과 게이트 라인 간의 전기적인 단락(electrical short) 발생을 줄일 수 있도록 한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 액티브영역의 오픈 면적이 점차로 적어지게 되고, 콘택 형성을 위한 프로세스 기술 또한 점점 더 고도화되고 있다. 이에 따라, 디자인 룰이 0.21㎛ 이하급인 소자의 경우는 스몰 콘택(small contact)을 형성하기 위하여 통상 SAC(self Align Contact) 프로세스를 적용하여 소자 제조를이루고 있다.
상기 SAC 프로세스는 트랜지스터의 스페이서를 HTO막 대신에 SiN막으로 형성하여 콘택 홀 형성시 식각 선택비를 증가시켜 주므로써 미스얼라인(misalign)에 대한 공정 마진을 증가시킬 수 있도록 한 기술로서, 도 1에는 상기 공정 기술에 의거하여 제조된 종래의 반도체 소자 구조를 도시한 단면도가 제시되어 있다.
도 1에 의하면, 종래의 반도체 소자는 반도체 기판(10) 상에는 게이트 산화막(12)을 개제하여 폴리실리콘 재질의 게이트 라인(14)이 형성되고, 상기 게이트 라인(14) 상에는 게이트 라인보다 작은 선폭의 실리사이드막(16)이 형성되며, 상기 실리사이드막(16) 상에는 상기 게이트 라인과 동일 선폭의 절연 마스크(18)가 형성되고, 상기 절연 마스크(18) 상에는 PE-SiON 재질의 ARC(anti reflection coating)막(20)이 형성되며, 상기 결과물의 양 측벽을 따라서는 열산화막(22)을 개제하여 SiN 재질의 절연 스페이서(24)가 형성되고, 상기 결과물 상에는 서로 인접된 절연 스페이서(24) 간의 기판(10) 표면이 노출되도록 콘택 홀(h)이 구비된 층간 절연막(26)이 형성되며, 상기 콘택 홀을 포함한 층간 절연막(26) 상의 소정 부분에 걸쳐서는 폴리실리콘 재질의 비트 라인(28)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다. 이때, 상기 절연 마스크(18)는 NO(SiN막(18a)-HTO막(18b)) 구조를 가지도록 설계된다.
따라서, 상기 구조의 반도체 소자는 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, 반도체 기판(10) 상에 게이트 산화막(12)과폴리실리콘막(14) 및 WSi 재질의 실리사이드막(16)을 순차적으로 형성한 후, 그 위에 마스크로 사용되어질 SiN막(18a)과 HTO막(18b)을 차례로 형성하고, 상기 HTO막(18b) 상에 PE-SiON 재질의 ARC막(20)을 형성한다. 이어, 게이트 전극 형성부를 한정하는 레지스트 패턴(미 도시)을 마스크로 이용하여 ARC막(20)과 HTO막(18b) 및 SiN막(18a)을 순차 식각하여 ARC막(20) 하단에 NO(SiN막(18a)-HTO막(18b)) 구조의 절연 마스크(18)를 형성한다.
제 2 단계로서, 상기 레지스트 패턴을 제거하고, 절연 마스크(18)를 마스킹층으로 이용하여 실리사이드막(16)과 폴리실리콘막(14) 및 게이트 산화막(12)을 순차 식각한다. 그 결과, 폴리실리콘 재질의 게이트 라인을 사이에 두고, 상단부에는 실리사이드막(16)이 놓이고 하단부에는 게이트 산화막(12)이 놓이는 구조의 결과물이 만들어지게 된다. 이해를 돕기 위하여 이후의 설명부터는 편의상, 폴리실리콘 재질의 게이트 라인을 폴리실리콘막과 동일 참조번호 14로 표기한다.
제 3 단계로서, 습식식각 공정을 이용하여 절연 마스크(18) 하단의 실리사이드막(16)이 언더컷(undercut)되도록 상기 실리사이드막(16)을 선택식각한 후, 게이트 산화막의 특성 보강을 위하여 고온 산화 공정을 실시한다. 그 결과, 상기 결과물의 양 측벽을 따라 얇은 두께의 열산화막(22)이 성장된다. 이어, 상기 결과물 상에 SiN 재질의 절연막을 형성하고, ARC막(20) 상에 상기 절연막이 소정 두께의 잔존하도록 이를 이방성 건식식각하여 상기 결과물의 양 측벽에 열산화막(22)을 개제하여 SiN 재질의 절연 스페이서(24)를 형성한다. 이와 같이, 실리사이드막(16)을 언더컷처리한 것은 후단 SAC 공정 진행시 숄더 마진을 충분히 확보하기 위함이다.
제 4 단계로서, 상기 결과물 상에 산화막 재질의 층간 절연막(26)을 형성하고, 서로 인접된 절연 스페이서(24) 간의 기판(10) 표면이 노출되도록 이를 선택식각하여 상기 절연막(26) 내에 콘택 홀(h)을 형성한다. 이어, 상기 콘택 홀(h)을 포함한 층간 절연막(26) 상의 소정 부분에 폴리실리콘 재질의 비트 라인(28)을 형성하므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 기술에 의거하여 도 1의 구조를 가지도록 반도체 소자를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
고온 산화 공정을 적용하여 게이트 라인(14) 산화시, 구조적인 특성상 실리사이드막이 언더컷된 절연 마스크(18) 하단에서는 디퍼렌셜(differential) 산화가 이루어지게 되므로, A 지점에서는 게이트 라인의 다른 부분에 비해 열산화막(22)이 매우 얇게 성장되는 현상이 발생된다.
이러한 현상이 발생될 경우, 후단 SAC 공정 진행시 게이트 라인(14)과 비트 라인(28)의 숄더 마진(또는 아이솔레이션 마진이라고도 한다)이 감소하게 되어, 포토 공정의 미스얼라인에 기인한 두 라인(게이트 라인과 비트 라인) 간의 전기적인 단락이 유발되게 되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, SAC 공정을 적용한 반도체 소자 제조시 실리사이드막 상단의 절연 마스크를 ONO(HTO막-SiN막-HTO막)의 적층 구조로 가져가 주므로써, 디퍼렌셜 산화에 의해 절연 마스크 하단의 언더컷된 부위에 열산화막이 다소 얇게성장되더라도 상기 절연 마스크를 이루는 HTO막이 이의 두께를 보상할 수 있도록 하여 SAC 공정 진행시 게이트 라인과 비트 라인의 숄더 마진을 충분히 확보할 수 있도록 함과 아울어 이들 두 라인 간의 전기적인 단락 발생을 줄일 수 있도록 한 반도체 소자를 제공함에 있다.
도 1은 종래의 비트 라인이 구비된 반도체 소자 구조를 도시한 단면도,
도 2는 본 발명에 의한 비트 라인이 구비된 반도체 소자 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 산화막을 개제하여 형성된 게이트 라인과; 상기 게이트 라인보다 작은 선폭을 가지도록 상기 게이트 라인 상에 형성된 실리사이드막과; 상기 게이트 라인과 동일 선폭을 가지도록 상기 실리사이드막 상에 형성된 절연 마스크와; 상기 절연 마스크 상에 형성된 ARC막; 및 상기 결과물의 양 측벽을 따라 열산화막을 개제하여 형성된 절연 스페이서로 이루어진 반도체 소자에 있어서, 상기 절연 마스크가 HTO막-SiN막-HTO막(ONO)의 적층 구조를 가지도록 형성된 것을 특징으로 하는 반도체 소자가 제공된다.
상기 구조를 가지도록 반도체 소자를 설계할 경우, 디퍼렌셜 산화에 의해 절연 마스크 하단의 언더컷된 부위에 성장되는 열산화막이 게이트 라인의 다른 부위에 비해 얇게 형성되더라도 절연 마스크를 이루는 HTO막에 의해 이 부분의 산화막 두께를 다른 부분의 산화막 두께와 거의 같은 수준으로 보상받을 수 있게 되므로, 후단 SAC 공정 진행시 게이트 라인과 비트 라인 간의 숄더 마진을 기존보다 증가시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 SAC 공정에 의거하여 제조된 본 발명에서 제안된 반도체 소자 구조를 도시한 단면도를 나타낸 것이다.
도 2에 의하면, 본 발명에서 제안된 반도체 소자는 반도체 기판(100) 상에는 게이트 산화막(102)을 개제하여 폴리실리콘 재질의 게이트 라인(104)이 형성되고, 상기 게이트 라인(104) 상에는 게이트 라인보다 작은 선폭의 실리사이드막(106)이 형성되며, 상기 실리사이드막(106) 상에는 상기 게이트 라인과 동일 선폭의 절연 마스크(108)가 형성되고, 상기 절연 마스크(108) 상에는 PE-SiON 재질의 ARC막(110)이 형성되며, 상기 결과물의 양 측벽을 따라서는 열산화막(112)을 개제하여 SiN 재질의 절연 스페이서(114)가 형성되고, 상기 결과물 상에는 서로 인접된 절연 스페이서(114) 간의 기판(100) 표면이 노출되도록 콘택 홀(h)이 구비된 층간 절연막(116)이 형성되며, 상기 콘택 홀을 포함한 층간 절연막(116) 상의 소정 부분에 걸쳐서는 폴리실리콘 재질의 비트 라인(118)이 형성되도록 소자 구성이 이루어져 있다는 점에서는 기본 구조가 종래와 동일하나, 절연 마스크(108)가 NO 구조가 아닌 ONO(HTO막(108a)-SiN막(108b)-HTO막(108c)) 구조로 이루어져 있다는 점에서 차이를 지님을 알 수 있다.
이와 같이, 절연 마스크(108)를 ONO 구조로 가져간 것은 디퍼렌셜 산화에 의해 절연 마스크(108) 하단의 언더컷된 부위(도 2에서 A로 표시된 부위)에서 열산화막(112)이 다소 얇게 성장되더라도 상기 절연 마스크(108)의 최하단에 형성된 HTO막(108a)에 의해 이 부분의 산화막 두께가 다른 부분의 산화막 두께(예컨대, 게이트 라인의 측벽을 따라 형성된 열산화막 두께)와 거의 동등한 수준으로 형성된 것과 같은 효과를 얻기 위함이다.
따라서, 상기 구조의 반도체 소자는 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, 반도체 기판(100) 상에 게이트 산화막(102)과 폴리실리콘막(104) 및 WSi 재질의 실리사이드막(106)을 순차적으로 형성한 후, 그 위에 마스크로 사용되어질 HTO막(108a)과 SiN막(108b)과 HTO막(108c)을 차례로 형성하고, 상기 HTO막(108c) 상에 PE-SiON 재질의 ARC막(110)을 형성한다. 이때, 상기 SiN막(108b) 하단의 HTO막(108a)은 100 ±10Å의 두께로 형성하는 것이 바람직하다. 이어, 게이트 전극 형성부를 한정하는 마스크를 이용하여 ARC막(110), HTO막(108c), SiN막(108b) 및 HTO막(108a)을 순차 식각하여 ARC막(110) 하단에 ONO(HTO막(108a)-SiN막(108b)-HTO막(108c)) 구조의 절연 마스크(108)를 형성한다.
제 2 단계로서, 상기 절연 마스크(108)를 마스킹층으로 이용하여 실리사이드막(106)과 폴리실리콘막(104) 및 게이트 산화막(102)을 순차 식각한다. 그 결과, 폴리실리콘 재질의 게이트 라인을 사이에 두고, 상단부에는 실리사이드막(106)이 놓이고 하단부에는 게이트 산화막(102)이 놓이는 구조의 결과물이 만들어지게 된다. 이해를 돕기 위하여 이후의 설명부터는 편의상, 폴리실리콘 재질의 게이트 라인을 폴리실리콘막과 동일 참조번호 104로 표기한다.
제 3 단계로서, 습식식각 공정을 이용하여 절연 마스크(108) 하단의 실리사이드막(106)이 언더컷되도록 상기 실리사이드막(106)을 선택식각한 후, 게이트 산화막의 특성 보강을 위하여 고온 산화 공정을 실시한다. 그 결과, 상기 결과물의 양 측벽을 따라 얇은 두께의 열산화막(112)이 성장된다. 이어, 상기 결과물 상에 SiN 재질의 절연막을 형성하고, ARC막(110) 상에 상기 절연막이 소정 두께의 잔존하도록 이를 이방성 건식식각하여 상기 결과물의 양 측벽에 열산화막(110)을 개제한 SiN 재질의 절연 스페이서(114)를 형성한다. 이와 같이, 실리사이드막(106)을 언더컷처리한 것은 후단 SAC 공정 진행시 숄더 마진을 충분히 확보하기 위함이다.
제 4 단계로서, 상기 결과물 상에 산화막 재질의 층간 절연막(116)을 형성하고, 서로 인접된 절연 스페이서(114) 간의 기판(100) 표면이 노출되도록 이를 선택식각하여 상기 절연막(116) 내에 콘택 홀(h)을 형성한다. 이어, 상기 콘택 홀(h)을 포함한 층간 절연막(116) 상의 소정 부분에 폴리실리콘 재질의 비트 라인(118)을 형성하므로써, 본 공정 진행을 완료한다.
상기 공정 수순에 의거하여 도 2의 구조를 가지도록 소자 제조를 이룰 경우, 디퍼렌셜 산화에 의해 절연 마스크(108) 하단의 언더컷된 부위(A)에 성장되는 열산화막(112)이 게이트 라인(104)의 다른 부위에 비해 얇게 형성되더라도 절연 마스크(108)를 이루는 HTO막(108a)에 의해 이 부분의 산화막 두께를 다른 부분(게이트 라인의 양 측벽쪽)의 산화막 두께와 거의 같은 수준으로 보상받을 수 있게 된다.
이로 인해, 후단 SAC 공정 진행시 게이트 라인(104)과 비트 라인(118) 간의 숄더 마진을 기존보다 증가시킬 수 있게 되므로, 포토 공정의 미스얼라인에 기인한두 라인(게이트 라인과 비트 라인) 간의 전기적인 단락 유발을 감소시킬 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, SAC 공정 진행시 실리사이드막 상단의 절연 마스크를 NO 구조 대신에 ONO(HTO막-SiN막-HTO막) 구조로 가져가 주므로써, 디퍼렌셜 산화에 의해 절연 마스크 하단의 언더컷된 부위에 열산화막이 다소 얇게 성장되더라도 절연 마스크를 이루는 HTO막을 이용하여 그 두께를 보상받을 수 있게 되므로, SAC 공정 진행시 게이트 라인과 비트 라인 간의 숄더 마진을 기존보다 증가시킬 수 있게 될 뿐 아니라 이들 두 라인 간의 전기적인 단락 발생 또한 줄일 수 있게 된다.
Claims (3)
- 반도체 기판 상에 게이트 산화막을 개제하여 형성된 게이트 라인; 상기 게이트 라인보다 작은 선폭을 가지도록 상기 게이트 라인 상에 형성된 실리사이드막; 상기 게이트 라인과 동일 선폭을 가지도록 상기 실리사이드막 상에 형성된 절연 마스크; 상기 절연 마스크 상에 형성된 ARC막; 및 상기 결과물의 양 측벽을 따라 열산화막을 개제하여 형성된 절연 스페이서로 이루어진 반도체 소자에 있어서,상기 절연 마스크가 HTO막-SiN막-HTO막(ONO)의 적층 구조를 가지도록 형성된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 SiN막 하단의 상기 HTO막은 100 ±10Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 절연 스페이서는 SiN 재질로 이루어진 것을 특징으로 하는 반도체 소자.
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| KR1020000014027A KR20010092090A (ko) | 2000-03-20 | 2000-03-20 | 반도체 소자 |
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| KR1020000014027A KR20010092090A (ko) | 2000-03-20 | 2000-03-20 | 반도체 소자 |
Publications (1)
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| KR1020000014027A KR20010092090A (ko) | 2000-03-20 | 2000-03-20 | 반도체 소자 |
Country Status (1)
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| KR (1) | KR20010092090A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670666B1 (ko) * | 2005-06-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2000
- 2000-03-20 KR KR1020000014027A patent/KR20010092090A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670666B1 (ko) * | 2005-06-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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