CN1499628A - 具有包括缓冲层的熔丝结构的集成电路器件及其制造方法 - Google Patents

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Abstract

提供一种集成电路器件，包括具有熔丝区的集成电路衬底。在集成电路衬底上提供定义熔丝区的窗口层。窗口层位于集成电路器件上部且凹陷在集成电路器件的表面之下。在集成电路衬底和窗口层之间提供缓冲图形，在缓冲图形和窗口层之间提供熔丝图形。还描述了形成集成电路器件的方法。

Description

具有包括缓冲层的熔丝结构的集成电路器件及其制造方法
相关申请
本申请要求2002年11月7日申请的韩国专利申请2002-68933的优先权，在这里引入其全部公开内容作为参考。
技术领域
本发明涉及集成电路器件及其制造方法，更具体涉及具有缓冲层的集成电路器件的熔丝结构及其制造方法。
背景技术
制造集成电路器件的常规方法包括制造(FAB)工序和装配工序，制造(FAB)工艺即，在制成集成电路器件的衬底上形成单元；装配工序，即将衬底上的单元封装为芯片。而且，在制造工序和装配工序之间可以执行电子管芯挑选(EDS)工序，以测试衬底上形成的单元的电特性。
具体，可以执行EDS工序以决定形成在衬底上的单元是否被损坏。一旦EDS工序完成，装配工序开始之前可以除去损坏的单元。因此，执行EDS工序可以减少进行装配工序所包括的时间和劳动力。此外，可以预先确定损坏的单元以及可以修复和/或改良。
常规的EDS工序可以包括预激光测试和后激光测试。预激光测试可以用来识别损坏的单元。后激光测试可以用来修复识别的损坏单元和再次测试修复的单元，以决定修复工序是否奏效。修复单元的工序可以包括通过辐射激光束到布线上断开连接到缺陷单元的布线以及用制作在芯片中的冗余单元代替损坏的单元。通过暴露于激光束被断开的布线一般叫作熔丝图形。一般在熔丝图形上提供用于保护熔丝图形和定义熔丝部分的绝缘层，即窗口层。
在Hao等人的美国专利第US6100117号以及Tzeng等人的美国专利第US6180503号中公开了常规熔丝图形的例子。如这些专利所述，集成电路器件，例如集成电路存储器的位线的一部分可以用作熔丝图形。换句话说，位线可以延伸到器件的熔丝部分，且位线的这些部分可以用作熔丝图形。
当位线的一部分使用熔丝图形时，可能难以形成露出熔丝区域中的熔丝图形的开口，因为位线一般被多个绝缘层、金属布线等覆盖。
由此，露出熔丝图形的开口可能深且由于额外的深度可能需要附加的处理时间。因此，可能减少工艺的总产量。而且，当窗口层布置在深的开口中时，还可能难以控制窗口层的厚度。
另外，电容器的上电极或金属布线可以代替位线用作熔丝图形。在韩国专利特许公开号KR2002-61081中论述了使用电容器的上电极作为熔丝图形的一个例子，在对应于Kitaguchi等人的美国专利号US6040614的日本专利特开平JP11-87646中论述了使用金属布线作为熔丝图形的一个例子。
当电容器的上电极或金属布线用作熔丝图形时，熔丝图形的下结构可能被用来切断熔丝图形的激光束损坏。由此，当金属布线用作熔丝图形时，一般在熔丝图形的下面形成缓冲层，以减少可能由激光束引起的任何可能的损坏。
韩国专利特许公开号KR2001-37795论述了使用金属布线作为熔丝图形与熔丝图形下的缓冲层相结合的例子。如其中所述，缓冲层是栓塞型缓冲层。栓塞型缓冲层可以通过在薄膜上形成凹槽并提供缓冲层材料来形成。具体，可以在下面的结构上例如位线上形成绝缘层，可以刻蚀部分绝缘层以形成凹槽，在凹槽中提供用于形成缓冲层的材料。可以进行平面化工艺如化学机械抛光(CMP)工序或深刻蚀工序除去部分缓冲材料，由此允许缓冲材料基本上留在凹槽内，形成缓冲层栓塞。熔丝图形可以形成在绝缘层上，绝缘层中提供缓冲层栓塞。
因此，根据该参考文献的教导，通过设置缓冲层可以减少由用来切断熔丝图形的激光束引起的衬底损坏。但是，缓冲层栓塞的制造可能是复杂的和费时的。由此，期望改进的熔丝结构和制造熔丝结构的方法。
发明内容
本发明的实施例提供一种集成电路器件，包括具有熔丝区的集成电路衬底。在集成电路衬底上提供定义熔丝区的窗口层。窗口层位于集成衬底衬底上部且凹陷在集成衬底的表面之下。在集成电路衬底和窗口层之间提供缓冲图形，在缓冲图形和窗口层之间提供熔丝图形。
在本发明的一些实施例中，集成电路器件还可以包括金属和金属布线，金属布线可以比窗口层更远离集成电路衬底。在本发明的某些实施例中，缓冲图形可以包括第一缓冲图形。该器件还可以包括第一缓冲图形和熔丝图形之间的第一绝缘层以及第一缓冲图形和集成电路衬底之间的第二缓冲图形。也可以在第一和第二缓冲图形之间提供第二绝缘层。
在本发明的进一步的实施例中，熔丝图形可以包括第一导电材料，第一缓冲图形可以包括第二导电材料，第二缓冲图形可以包括第三导电材料。第二和第三导电材料不同于第一导电材料，以及第一和第二缓冲图形可以是平坦的。在本发明的某些实施例中，第一导电材料可以包括铝、钨和/或铜；第二导电材料可以包括多晶硅、钌、铂、铱、氮化钛、氮化钽和/或氮化钨；以及第三导电材料可以包括多晶硅、钌、铂、铱、氮化钛、氮化钽和/或氮化钨。
在本发明的再进一步的实施例中，该器件还可以包括在集成电路衬底和邻近第二缓冲图形的第二绝缘层之间的线条图形。可以在第一和第二绝缘层中提供接触孔，接触栓塞可以位于接触孔中。接触栓塞可以将熔丝图形电连接到线条图形。
在本发明的一些实施例中，可以在第二绝缘层和邻近第一缓冲图形的第一绝缘层之间的第二绝缘层上提供导电层图形。也可以在第一绝缘层和熔丝图形上提供第三绝缘层。还可以在导电层图形上的第三绝缘层上提供金属布线。可以在第一和第三绝缘层中提供通孔，导电栓塞可以位于通孔中。导电栓塞可以电连接导电层图形和金属布线。
在本发明的更进一步实施例中，集成电路器件可以是集成电路存储器。尽管如上所述的本发明主要参考集成电路器件，但是在此也提供了制造集成电路器件的方法。
附图说明
图1A至1G图示了根据本发明的一些实施例制造集成电路器件的处理步骤的剖面图；
图2是根据图1G中图示的本发明的实施例的熔丝结构的平面图；以及
图3A至3J图示了根据本发明的一些实施例制造动态随机存取存储(DRAM)器件的处理步骤的剖面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例；相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在图中，为了清楚放大了层和区域的厚度。
应当理解当一个元件例如层、区或衬底指在另一元件“上”时，它可以直接在另一元件上或还可能存在插入元件。应当理解当一个元件例如层、区或衬底指在另一元件“下”时，它可以直接在另一元件下或还可能存在插入元件。
应当理解当元件的一部分称为“在…外”时，它比元件的其他部分更靠近集成电路的外部。相同的标记指同样的元件。而且，在此可以使用相对的术语例如“在…之下”来描述图中所示的一个元件与另一个元件的关系。应当理解这些术语意图是包括除图中描绘的取向之外元件的不同取向。例如，如果图被反转，描述为在其他元件“之下”的元件将定向为在这些其他元件“之上”。因此相对术语是打算包括元件的所有可能的布置，并非仅仅图中示出的那些。
应当理解尽管在此使用术语第一和第二描述各种区、层和/或部分，这些区、层和/或部分不应该受这些术语的限制。这些术语仅仅是用来将一个区、层或部分与其它区、层或部分进行区分。因此，在不脱离本发明的教导的条件下，下面论述的第一区、层或部分可以称为第二区、层或部分，同样，第二区、层或部分可以称为第一区、层或部分。
下面根据图1至3J描述本发明的实施例。本发明的实施例提供在熔丝区中的集成电路衬底上的缓冲图形，在缓冲图形上的熔丝图形，在熔丝图形上定义熔丝区的窗口层。窗口层位于集成电路器件上部且凹陷在集成电路器件的表面之下。在器件的上部设置熔丝图形可能简化刻蚀工艺如刻蚀一般不必很深以开口熔丝区。而且，在熔丝图形下面提供至少一个缓冲图形可能减少激光测试对集成电路衬底上造成的任何影响。因此，如下所述，根据本发明实施例的集成电路器件及其有关方法可以提供改进的熔丝结构及其制造方法。
现在参考图1A至1G，图示了根据将论述的本发明的一些实施例的制造集成电路器件的工序步骤的剖面图。如图1A所示，形成具有熔丝区的衬底100。衬底可以具有包括晶体管和位线的下半部分结构。在图1A所示的本发明的实施例中，位线延伸到熔丝区并被构图。如更进一步图示，位线包括缓冲图形12a和线条图形12b。缓冲图形12a和线条图形12b可以包括例如多晶硅、钌(Ru)、铂(Pt)、铱(Ir)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等。可以在缓冲图形12a、线条图形12b以及衬底100上形成或淀积绝缘层14。绝缘层14可以是，例如层间介质层，例如氧化物层。
现在参考图1B，在绝缘层14上形成导电层16。如图1B所示，可以通过例如在从单元区延伸到熔丝区的集成电路衬底上淀积上电极层形成导电层16。应当理解，在本发明的一些实施例中，上电极层可能不延伸到熔丝区。
现在参考图1C，使用例如光刻工艺构图导电层16，形成电容器的上电极16b和缓冲图形16a。构图之后，导电层16(上电极16b和缓冲图形16a)留在缓冲图形12a和线条图形12b之上。因此，缓冲图形16a可以被称为第一或上缓冲图形16a，缓冲图形12a可以被称为第二或下缓冲图形12a。与下缓冲图形12a类似，上缓冲图形16a可以包括多晶硅、Ru、Pt、Ir、TiN、TaN、WN等。如下所述，留在下缓冲图形12a上的上电极(导电层16b)可能用来将随后形成的保护环图形电连接到金属布线。
现在参考图1D，在绝缘层14、上缓冲图形16a以及上电极16b上形成(淀积)绝缘层18。绝缘层18可以被称为第一绝缘层，对应于第一或上缓冲图形16a，在第一缓冲图形16a和第二缓冲图形12a之间形成的绝缘层14可以称为第二绝缘层14。第一绝缘层18可以是例如氧化物层。如图1D所示，使用例如光刻工艺顺序地刻蚀第一和第二绝缘层18和14以形成接触孔19。接触孔19可以邻近第一缓冲图形16a形成以及可以露出线条图形12b的部分表面。
在具有接触孔的第一绝缘层18上淀积导电材料。使用例如平面化方法如化学机械抛光法或深刻蚀工艺除去淀积的导电材料层，露出第一绝缘层18的一部分。如图1D所示，可以在接触孔19中提供导电材料。接触孔19中的导电材料是用来将线条图形12b与下述随后形成的熔丝图形电连接。接触栓塞可以包括例如铝、钨、铜、多晶硅等等。
现在参考图1E，在包括接触栓塞20的第一绝缘层18上形成导电层。构图导电层以形成熔丝图形22。熔丝图形22可以与金属布线(未示出)同时形成，金属布线电连接包括晶体管和位线的下半部分结构。换句话说，可以形成金属层，延伸到熔丝区。可以构图金属层以形成金属布线(未示出)和熔丝图形22。如图1E所示，熔丝图形22设置在第二缓冲图形12a和第一缓冲图形16a之上且通过接触栓塞20电连接到位线图形12b。熔丝图形22和金属布线可以包括铝、钨、铜、多晶硅等等。
现在参考图1F，在第一绝缘层18和熔丝图形22上形成(淀积)第三绝缘层24。使用例如光刻工艺形成通孔，通孔露出在熔丝图形的外部形成的金属布线的部分表面。可以在通孔中提供导电材料以提供导电栓塞26。可以在第三绝缘层24和导电栓塞26上形成金属布线28。金属布线28可以通过导电栓塞26电连接到上电极16b。在本发明的一些实施例中，集成电路器件可以是动态随机存取存储(DRAM)器件。根据本实施例的熔丝图形可以包括在DRAM器件中。在这些实施例中，金属布线可以包括第一和第二金属层。在熔丝区形成的通孔具有导电栓塞26，其中导电栓塞26起保护环的作用，用于减少进入熔丝图形的水分吸收以及能电连接。
现在参考图1G，在包括金属布线28的第三绝缘层24上形成钝化层32。使用例如光刻工艺刻蚀熔丝区中的钝化层32和第三绝缘层24以致部分第三绝缘层24留在熔丝图形22之上。由此，可以在从集成电路器件的表面凹陷的熔丝图形22上提供窗口层30，窗口层设置在集成电路器件的上部。换句话说，如图1G所示，窗口层30凹陷在金属布线28和金属布线28上的钝化层32之下。
现在参考图2，图示了图1G中所示的熔丝结构的平面图。图1G图示了沿图2的A-A′线的截面图。现在参考图1G和2，熔丝结构包括窗口层30、熔丝图形22、第一缓冲图形16a和第二缓冲图形12a。此外，第一绝缘层18和第二绝缘层14也可以提供缓冲作用。由此，在修复工序过程中，通过第一缓冲图形16a、第二图形12a、第一绝缘层18和/或第二绝缘层14可以减轻(减小或吸收)由激光束作用于衬底的影响。由于在集成电路器件的上部提供熔丝图形22，因此窗口层30可以被刻蚀以更有效地开口熔丝区。而且，由于在熔丝区中刻蚀钝化层32和下面的第三绝缘层24，因此可以更容易地控制所得窗口层30的厚度以及可以减小刻蚀窗口层30需要的时间。
现在参考图3A至3J，图示了根据将论述的本发明的一些实施例制造DRAM器件的处理步骤的剖面图。如图3A说明，形成衬底100。衬底100可以是例如由集成电路材料如硅形成的p型衬底。在衬底100的上部通过例如刻蚀隔离区形成具有约4000至约5000深度和约1000至约1500宽度的沟槽112。在具有沟槽112的衬底100上形成或淀积氧化物膜。可以通过例如形成旋涂玻璃(SOG)层(未示出)形成氧化物膜。具体，可以在衬底100上涂敷SOG溶液至约6000至约7000的厚度，可以固化SOG层以获得氧化硅层。应当理解氧化物膜的形成不局限于这些例子。例如，还可以通过例如化学气相淀积方法形成氧化物膜。可以通过例如化学机械抛光法抛光氧化硅层，直到露出衬底100的上表面，以获得隔离区。沟槽112具有设置在其中的氧化硅114。
通过例如注入n型或p型杂质如磷(P)或硼(B)到单元区的集成电路衬底100中形成阱区，形成存储单元和外围电路区。使用例如氟基清洗液除去露出的衬底100的表面部分，以及通过例如湿氧化衬底100在衬底100的表面部分形成栅氧化层116。栅氧化层116具有约40至约200的厚度。
衬底100的表面上形成氧化硅114和栅氧化层116，通过例如低压化学气相淀积(LPCVD)法淀积包括磷(P)的n型杂质的掺杂多晶硅形成具有约500至约4000厚度的第一多晶硅层。在第一多晶硅层上，通过例如化学气相淀积法或溅射法淀积具有约1000至约2.000厚度的硅化钨层。在硅化钨层上，淀积氮化硅层。通过例如低压化学气相淀积(LPCVD)法或等离子体增强化学气相淀积(PECVD)法形成约500至约2000厚的氮化硅层。
在氮化硅层上形成光刻胶膜，使用图形掩模有选择地暴露于光，图形掩模如十字线，即在一侧上的薄铬层中具有绘制的图形的石英片，石英片起掩模的作用。显影光刻胶膜以形成用于形成栅电极的光刻胶图形(未示出)。随后使用光刻胶图形作为掩模刻蚀氮化硅层、硅化钨层以及第一多晶硅层，形成包括第一多晶硅图形124a、硅化钨图形124b和氮化硅图形124c的栅电极124Ga、124Gb以及124Gc。如图3A所示，在单元区中形成栅电极124Ga和字线(未示出)，在外围电路区中形成栅电极124Gb和124Gc。p型或n型杂质如硼或磷注入衬底100的阱区以在栅电极124Ga、124Gb和124Gc的两侧的阱中形成源区和漏区的杂质掺杂区125。
通过例如使用化学气相淀积法在衬底100上淀积氮化硅形成具有约200至约600厚度的氮化硅层。各向异性地刻蚀氮化硅层以在栅电极124Ga、124Gb以及124Gc的侧壁部分形成隔片132。通过化学气相淀积法在结构的表面上形成具有约100至约200厚度的薄氧化物层或氮化硅层(未示出)。形成具有良好的台阶覆盖性能的氧化物层例如硼磷硅玻璃(BPSG)层至约4000至约6000的厚度并再回流。通过例如化学机械抛光法平整BPSG层以形成平坦的绝缘层126。
在平坦的绝缘层126上形成光刻胶图形(未示出)，用于在单元区形成位线的接触孔。使用光刻胶图形作为蚀刻掩模在平坦的绝缘层126上形成露出至少部分单元区中的杂质掺杂区125的接触孔。在单元区的栅电极之间形成自对准的位线(nit line)接触孔(形成在漏区上)和自对准的存储电极接触孔(形成在源区上)。
应当理解提供形成图3A所示结构的方法仅用于示例性，在不脱离本发明的教导的情况下，可以使用其他方法和工艺形成图3A所示的结构。
现在参考图3B，在获得的结构表面通过例如化学气相淀积法淀积杂质掺杂的多晶硅形成第二多晶硅层。通过化学机械抛光法或深刻蚀法除去第二多晶硅层，直到露出平坦的绝缘层，以在漏区的位线接触孔中形成位线接触130b的下部栓塞和在存储电极接触孔中形成存储电极接触130b的下部栓塞。在器件的表面上形成绝缘层，例如具有约2000厚度的氧化物层，获得第一层间介质140。
在第一层间介质上形成光刻胶图形，用于露出位线接触栓塞130a、外围区的漏区和栅电极。使用光刻胶图形作为蚀刻掩模各向异性地刻蚀第一层间介质140，以形成露出位线接触130a的下部栓塞的至少一部分的接触孔。在刻蚀第一层间介质140之后还刻蚀第一层间介质140之下留下的平坦的绝缘层，以形成露出外围区的漏区125a以及栅电极124Gb的接触孔。
使用例如溅射法在接触孔中形成金属层例如钨。通过深刻蚀法或化学机械抛光法平整金属层，露出第一层间介质140。在单元区的接触孔中形成位线接触142a的上部栓塞，以及在外围电路区的接触孔中形成栅电极接触栓塞142c的漏极接触栓塞。在第一层间介质140上形成导电材料，以形成导电层。导电材料可以包括例如杂质掺杂的多晶硅、金属，例如钨、铝和/或钛和/或金属化合物，例如氮化钛或硅化钨。根据本发明的一些实施例，通过淀积杂质掺杂的多晶硅和金属硅化物例如硅化钨可以形成具有多晶硅-金属硅化物结构的导电层。
使用例如光刻工艺构图导电层，以形成连接到位线接触142a的上部栓塞的位线147a，包括单元区的第一多晶硅图形144a和第一硅化物图形146a。在外围电路区，形成布线147b，连接到漏接触栓塞142b和栅电极接触栓塞142c并包括第二多晶硅图形144b和第二金属硅化物图形146b。在外围电路区的熔丝区形成从位线147a延伸并包括第三多晶硅图形144c和第三金属硅化物图形146c的缓冲图形147c。该缓冲图形147c形成在随后形成的熔丝图形下，以减小激光束对衬底100的影响。熔丝区的缓冲图形147c与单元区的位线同时形成。形成位线的同时还形成环绕缓冲图形147c的线条图形，但是，在图3B的该剖视图中未示出线条图形。
现在参考图3C，在第一层间介质140、位线147a、布线147b以及缓冲图形147c上淀积绝缘层例如BPSG至约3000至约5000的厚度。通过例如热处理再回流BPSG，使用例如化学机械抛光法形成平坦的第二层间介质150。
在单元区的第二层间介质150上形成集成电路存储器的电容器。具体地，在平坦的第二层间介质150上形成包括例如氮化合物的刻蚀停止层151，以减小牺牲层的刻蚀过程中第二层间介质150被刻蚀的可能。使用例如光刻工艺刻蚀第二层间介质150以形成露出存储电极接触130b的下部栓塞的至少一部分的接触孔。在第二层间介质150和接触孔中提供第一导电层(未示出)。通过例如低压化学气相淀积法淀积杂质掺杂的多晶硅形成第一导电层。通过例如化学机械抛光法或深刻蚀工艺刻蚀第一导电层，以形成连接到接触孔中的存储电极接触130b的下部栓塞的存储电极接触152的上部栓塞。
在存储电极接触152的上部栓塞和第二层间介质150上形成牺牲层(未示出)例如氧化物。氧化物可以包括例如BPSG、PSG、不掺杂的硅玻璃(USG)等等。可以通过例如在衬底100上使用正硅酸乙酯(TEOS)的反应气体淀积BPSG至约10000至13000的厚度形成牺牲层，衬底100上形成晶体管。在牺牲层上形成光刻胶膜，使用照相工艺形成用于存储电极的光刻胶图形。使用光刻胶图形作为蚀刻掩模部分地刻蚀牺牲层和刻蚀停止层151，以形成露出存储电极接触152的上部栓塞的至少一部分的开口。在本发明的一些实施例中，通过开口露出存储电极接触152的上部栓塞和环绕上部栓塞152的部分第二层间介质150。除去光刻胶图形，在存储电极接触152的上部栓塞上、在通过开口露出的牺牲层的侧壁部分上以及在牺牲层的表面上形成第二导电层。通过例如低压化学气相淀积法淀积多晶硅至约500的厚度形成第二导电层。对于每个单元形成具有一个阱(或沟槽)的多晶硅层，以获得包括凹口部分的第二导电层。
为了增加表面积，可以在第二导电层上形成半球形颗粒(HSG)层。在本发明的这些实施例中，在减压化学气相淀积室中形成HSG层，化学气相淀积室中保持约10-7乇或更少的真空或压力以及保持约400至约600℃的温度。HSG层可以形成在第二导电层的内侧壁表面和底面上至约300至约500的厚度。通过低压化学气相淀积法在第二导电层上淀积不掺杂的硅玻璃作为钝化层。在用于形成存储电极的刻蚀工序过程中钝化层起保护形成在第二导电层上的HSG层和/或第二导电层的作用。钝化层提供在第二导电层的阱(或沟槽)中且具有较平坦的表面。
钝化层、导电层和HSG层被同时深刻蚀。可以利用例如变压器耦合等离子体(TCP)多晶硅刻蚀仪执行深刻蚀工序。四氟化碳和氮气的混合气体可以用作刻蚀气体。钝化层的残留物留在阱内。刻蚀在牺牲层上形成的第二导电层，以形成用于每个单元的具有柱形形状的第二导电层图形的存储电极160。可以执行使用蚀刻液例如用于除去氧化硅的缓冲氧化物蚀刻剂(BOE)的湿刻蚀工序，以除去留在存储电极160的阱内和牺牲层内的钝化层的残留物。在存储电极上形成介质层170。
通过例如与形成第二导电层所用的同样方法在介质层170上淀积杂质掺杂的多晶硅形成约2000厚的第三导电层。通过光刻工艺构图第三导电层，除去形成在外围电路区的第三导电层，以在单元区形成电极板180。部分第三导电层留在熔丝区，以形成缓冲图形180a。通过例如在熔丝区形成绝缘层190a和构图第三导电层获得缓冲图形180a，以致当形成极板电极180时，允许第三导电层留在绝缘层190a上。在本发明的某些实施例中，可以同时形成熔丝区的缓冲图形180a和单元区的极板电极180。在本发明的一些实施例中，省去了用于在熔丝区形成缓冲图形180a的绝缘层190a，缓冲图形180a形成在熔丝区的第二层间介质150上。在本发明的这些实施例中，缓冲图形180a仍形成在随后将形成熔丝图形的那一部分的下面，以致可能减轻由激光束施加的影响。
在第二层间介质150上淀积绝缘层例如BPSG至约17000至约29000的厚度以及再回流。通过例如化学机械抛光法或深刻蚀法平整BPSG层以形成第三层间介质190。
现在参考图3D，在第三层间介质190上形成用于接触孔的光刻胶图形。使用光刻胶图形作为蚀刻掩模部分地和各向异性地刻蚀第三层间介质190、第二层间介质150以及第一层间介质140以形成接触孔。形成将布线电连接到极板电极180的极板接触孔192a和将布线电连接到外围电路器件的外围接触孔192b、192c以及192d。
现在参考图3E，在器件的表面上淀积包括难熔金属或难熔金属化合物例如钛、钽、氮化钛、氮化钽等等或难熔金属与难熔金属化合物的组合层的阻挡层(未示出)。例如，通过如溅射法在极板接触孔192a和外围电路接触孔192b、192c以及192d中提供钨，以形成第一钨层(未示出)。深刻蚀第一钨层直到至少部分地露出第三层间介质190。在极板接触孔192a中形成极板接触栓塞196a以及在外围电路接触孔192b、192c和192c中形成外围接触栓塞196b、196c和196d，如图3E所示。在熔丝区，形成露出部分线条图形的接触孔，在接触孔中形成栓塞。接触孔和栓塞与极板接触栓塞196a和外围电路接触栓塞196b、196c和196d同时形成。
现在参考图3F，通过例如，通过溅射法在第三层间介质190表面上淀积包括铝、钨、钛等的金属至约4000的厚度，金属优选包括铝，形成与极板接触栓塞196a和外围电路接触栓塞196b、196c和196d接触的第一金属层。在第一金属层上淀积例如氮化钛至约1000的厚度，以形成第一金属化合物膜。
在第一金属化合物膜上形成用于形成集成电路器件的第一金属布线(对应于用于DRAM器件的金属-1)的光刻胶图形。使用例如光刻胶图形作为蚀刻掩模执行构图工序，以形成包括第一金属图形200和第一金属化合物图形202的第一金属布线204。第一金属布线204电连接到下面的极板接触栓塞196a和外围电路接触栓塞196b、196c和196d。包括第一金属图形200a和第一金属化合物图形202a的熔丝图形204a同时形成在熔丝区。
现在参考图3G，在第三层间介质190上淀积氧化物，例如使用TEOS、SOG或可流动氧化物(FOX)至约7000的厚度，以形成第四层间介质210。
现在参考图3H，在第四层间介质210上涂敷光刻胶以形成光刻胶膜。露出和显影光刻胶膜，以形成用于形成通孔的光刻胶图形220。使用光刻胶图形220作为蚀刻掩模各向异性地刻蚀第四层间介质210，以形成露出第二金属布线(对应于用于DRAM器件的金属-2)的至少一部分的通孔212。在外围电路区的熔丝区，形成用于形成保护环图形的接触孔(未示出)。刻蚀接触孔直到至少部分第一金属布线204被露出，但是，可以允许过刻蚀至一定程度，用于纠正刻蚀控制。在本发明的一些实施例中，第四层间介质210下的部分第三层间介质1 90也可能被刻蚀以形成凹部。
现在参考图3I，使用例如剥离工艺除去留在第四层间介质210上的光刻胶图形220。通过例如使用溅射法可以在用于形成保护环图形的通孔212和接触孔中淀积钨，形成第二钨层。可以使用上述有关极板接触栓塞196a、外围接触栓塞196b、196c和196d以及熔丝接触栓塞198的方法。深刻蚀第二钨层，直到至少部分地露出第四层间介质层210。在如图3I所示的通孔212中形成通孔接触栓塞222，在用于形成保护环图形的接触孔中也形成栓塞。
使用，例如通过溅射法或化学气相淀积法在第四层间介质210上使用包括例如铝、钨以及钛形成与通孔接触栓塞222接触的第二金属层(未示出)至约6000的厚度。可以在第二金属层上形成氮化钛至约300的厚度以形成第二金属化合物膜(未示出)。
在第二金属化合物膜上形成用于形成集成电路器件的第二布线(金属-2)的光刻胶图形，以及使用光刻胶图形作为蚀刻掩模执行构图工序，以形成包括第二金属层图形230和第一金属化合物图形232的第二金属布线234。第二金属布线234可以用来传送来自第一金属布线204的电信号。
参考图3J，在包括第二金属布线234的器件表面上形成钝化层240。使用例如光刻工序刻蚀形成在熔丝图形204a上的钝化层240和部分第四层间介质210，以定义熔丝区和形成露出熔丝区的窗口层250。窗口层凹陷在集成器件的表面之下和定义器件上部的熔丝区。
本发明的一些实施例中，可以获得包括多个缓冲图形和熔丝图形的熔丝结构，例如形成在集成电路器件的下部的缓冲图形147c和180a，例如形成在集成电路器件上部的熔丝图形204a。具体，可以形成熔丝结构而不执行单独的工序。换句话说，如上所述，可以与形成位线和形成电容器的上电极的工序同时在熔丝区形成缓冲图形147c和180a。而且，熔丝图形204a可以与第一金属布线204同时形成。
由此，可以形成根据本发明的实施例的熔丝结构，而没有任何附加的处理步骤。
如根据图1A至3J简要的描述，可以形成一个或多个缓冲图形，而不用执行任何附加的处理步骤。而且，由于熔丝图形形成在集成电路器件的上部，因此，与在熔丝区形成的窗口层的深度和厚度一样可以更有效地执行用来开口熔丝区的刻蚀。在器件的上部形成熔丝图形还可以减小窗口层的蚀刻时间。由此，根据本发明的实施例的熔丝结构和形成熔丝结构的方法可以提供提高的制造工序效率和更可靠的器件。
在附图和说明书中，已公开了本发明的一般优选实施例，尽管使用了具体的术语，但它们只是一般使用和描述，并非用于限制，在下面的权利要求中阐述了本发明的范围。

Claims (25)

1.一种集成电路器件，包括：
具有熔丝区的集成电路衬底；
在集成电路衬底上定义熔丝区的窗口层，窗口层位于集成电路器件的上部和凹陷在集成电路器件的表面之下；
集成电路衬底和窗口层之间的缓冲图形；以及
缓冲图形和窗口层之间的熔丝图形。
2.如权利要求1的集成电路衬底，还包括集成电路衬底上的金属布线，集成电路衬底中窗口层比金属布线更远离集成电路衬底。
3.如权利要求1的集成电路器件，其中缓冲图形包括第一缓冲图形，该器件还包括：
第一缓冲图形和熔丝图形之间的第一绝缘层；
第一缓冲图形和集成电路衬底之间的第二缓冲图形；以及
第二缓冲图形和第一缓冲图形之间的第二绝缘层。
4.如权利要求3的集成电路器件，其中熔丝图形包括第一导电材料，第一缓冲图形包括第二导电材料，第二缓冲图形包括第三导电材料，其中第二和第三导电材料不同于第一导电材料，以及其中第一和第二缓冲图形是平坦的。
5.如权利要求4的集成电路器件，其中第一导电材料包括铝、钨和/或铜，其中第二导电材料包括多晶硅、钌、铂、铱、氮化钛、氮化钽和/或氮化钨，以及其中第三导电材料包括多晶硅、钌、铂、铱、氮化钛、氮化钽和/或氮化钨。
6.如权利要求3的集成电路器件，还包括
集成电路衬底和邻近第二缓冲图形的第二绝缘层之间的线条图形；
第一和第二绝缘层中的接触孔；以及
在接触孔中将熔丝图形电连接到线条图形的接触栓塞。
7.如权利要求3的集成电路器件，还包括：
第二绝缘层和邻近第一缓冲图形的第一绝缘层之间的导电层图形；
第一绝缘层和熔丝图形上的第三绝缘层；
导电层图形上的第三绝缘层上的金属布线，其中第一和第三绝缘层定义其中的通孔；
在通孔中电连接导电层图形和金属布线的导电栓塞。
8.如权利要求3的集成电路器件，其中集成电路器件包括集成电路存储器。
9.一种形成集成电路器件的方法，包括：
在集成电路衬底上形成定义熔丝区的窗口层，以致窗口层是形成在集成电路器件的上部和凹陷集成电路器件的表面底下；
在集成电路衬底和窗口层之间形成缓冲图形；以及
在缓冲图形和窗口层之间形成熔丝图形。
10.如权利要求9的方法，还包括在集成电路衬底上形成金属布线，金属布线比窗口层更远离集成电路衬底。
11.如权利要求10的方法，其中形成缓冲图形包括形成第一缓冲图形，该方法还包括：
在第一缓冲图形和熔丝图形之间形成第一绝缘层；
在第一缓冲图形和集成电路衬底之间形成第二缓冲图形；以及
在第二缓冲图形和第一缓冲图形之间形成第二绝缘层。
12.如权利要求11的方法，其中形成窗口层包括：
在第一绝缘层上形成第三绝缘层；
在第三绝缘层上形成钝化层；
刻蚀熔丝区中的钝化层和第三绝缘层为熔丝图形上的窗口层，窗口层凹陷在集成电路器件的表面之下。
13.如权利要求11的方法，其中形成熔丝图形包括形成包括第一导电材料的熔丝图形，其中形成第一缓冲图形包括形成包括第二导电材料的第一缓冲图形；其中形成第二缓冲图形包括形成包括第三导电材料的第二缓冲图形；其中第二和第三导电材料不同于第一导电材料以及其中第一和第二缓冲图形是平坦的。
14.如权利要求11的方法，还包括
在集成电路衬底和邻近第二缓冲图形的第二绝缘层之间形成线条图形；
在露出部分线条图形的第一和第二绝缘层中形成接触孔；以及
在接触孔中形成将熔丝图形电连接到线条图形的接触栓塞。
15.如权利要求11的方法，还包括：
在第二绝缘层和邻近第一缓冲图形的第一绝缘层之间形成导电层图形；
在第一绝缘层和熔丝图形上形成第三绝缘层；
在导电层图形上的第三绝缘层上形成金属布线；
在第一和第三绝缘层中形成露出部分导电层图形的通孔；以及
在通孔中形成电连接导电层图形和金属布线的导电栓塞。
16.如权利要求11的方法，其中形成集成电路器件包括形成集成电路存储器。
17.一种形成集成电路器件的方法，包括：
在集成电路衬底上形成导电层，导电层从单元区延伸到集成电路衬底的熔丝区；
在单元区中形成极板以及在熔丝区中形成缓冲图形的同时构图导电层；
在极板电极和缓冲图形上形成第一绝缘层；
在第一绝缘层上形成从单元区延伸到熔丝区的金属层；
在集成电路衬底的单元区中形成金属布线以及在集成电路衬底的熔丝区中形成缓冲图形的同时构图金属层；
在金属布线和熔丝图形上形成第二绝缘层；
在第二绝缘层上形成钝化层；以及
刻蚀集成电路衬底的熔丝区中的钝化层和第二绝缘层以形成定义熔丝区的窗口层。
18.如权利要求17的方法，其中形成导电层包括形成第一导电层，以及其中形成缓冲图形包括形成第一缓冲图形，该方法还包括：
在集成电路衬底上形成从单元区延伸到熔丝区的第二导电层，第二导电层位于集成电路衬底和第一缓冲图形之间，以及
在单元区中形成位线以及在熔丝区中形成第二缓冲图形的同时构图第二导电层。
19.如权利要求18的方法，其中形成第二导电层还包括：
在集成电路衬底上形成第一导电材料层；
在第一导电材料层上形成第二导电材料层；以及
形成位线和第二缓冲图形的同时刻蚀第一和第二导电材料层。
20.如权利要求19的方法，其中第一导电材料层包括多晶硅，并且第二导电材料层包括硅化钨。
21.如权利要求18的方法，还包括在第二缓冲图形和第一缓冲图形之间形成第三绝缘层。
22.如权利要求21的方法，其中形成第一缓冲图形包括：
在集成电路衬底的熔丝区中的第三绝缘层上形成第四绝缘层；以及
刻蚀第一导电层，以致部分第一导电层留在集成电路衬底的熔丝区中的第四绝缘层上。
23.如权利要求17的方法，其中形成金属布线和熔丝图形包括：
在第一绝缘层上形成第一金属层；
在第一层上形成第二金属化合物层；
在第一和第二层上形成光刻胶图形；以及
根据光刻胶图形刻蚀第一和第二层以同时形成金属布线和熔丝图形。
24.如权利要求18的方法，其中形成集成电路器件包括形成集成电路存储器。
25.如权利要求24的方法，其中集成电路存储器包括动态随机存取存储(DRAM)器件。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157491A (zh) * 2011-03-10 2011-08-17 上海宏力半导体制造有限公司 半导体结构及其制备方法
CN101752378B (zh) * 2008-12-11 2013-09-18 海力士半导体有限公司 半导体器件及其制造方法
CN103715173A (zh) * 2012-10-03 2014-04-09 精工电子有限公司 半导体集成电路装置
CN106876326A (zh) * 2017-02-14 2017-06-20 上海华虹宏力半导体制造有限公司 具有激光熔丝的集成电路及其形成方法
CN109786364A (zh) * 2017-11-14 2019-05-21 中芯国际集成电路制造(上海)有限公司 熔断结构及其形成方法
WO2022077963A1 (zh) * 2020-10-12 2022-04-21 长鑫存储技术有限公司 熔丝结构及形成方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500458B1 (ko) * 2003-10-07 2005-07-18 삼성전자주식회사 반도체 장치의 퓨즈박스 및 그 제조방법
US7115512B2 (en) * 2004-05-17 2006-10-03 Micron Technology Methods of forming semiconductor constructions
KR100714483B1 (ko) * 2005-07-18 2007-05-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100709450B1 (ko) * 2005-07-22 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
JP4865302B2 (ja) * 2005-11-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100790974B1 (ko) * 2005-12-01 2008-01-02 삼성전자주식회사 퓨즈 포커스 디텍터를 구비한 반도체 소자 및 그 제조방법과 이를 이용한 레이저 리페어 방법
KR100725368B1 (ko) * 2005-12-07 2007-06-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7397106B2 (en) * 2005-12-12 2008-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laser fuse with efficient heat dissipation
KR100649313B1 (ko) * 2005-12-29 2006-11-24 동부일렉트로닉스 주식회사 반도체 소자의 이중 금속배선 및 그 제조 방법
KR100744254B1 (ko) * 2005-12-29 2007-07-30 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법
KR100745910B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 퓨즈 형성방법
KR100689541B1 (ko) 2006-01-25 2007-03-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
JP5061520B2 (ja) * 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR100792442B1 (ko) 2007-01-10 2008-01-10 주식회사 하이닉스반도체 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법
TWI419265B (zh) * 2007-03-06 2013-12-11 Nanya Technology Corp 半導體結構及形成方法
US7544992B2 (en) * 2007-05-16 2009-06-09 United Microelectronics Corp. Illuminating efficiency-increasable and light-erasable embedded memory structure
US8232190B2 (en) * 2007-10-01 2012-07-31 International Business Machines Corporation Three dimensional vertical E-fuse structures and methods of manufacturing the same
KR100967037B1 (ko) * 2007-10-17 2010-06-29 주식회사 하이닉스반도체 퓨즈 박스 및 그 형성 방법
KR100972917B1 (ko) * 2007-12-26 2010-08-03 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
JP5248170B2 (ja) * 2008-04-03 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置
KR101576036B1 (ko) * 2009-05-06 2015-12-21 삼성전자주식회사 반도체 소자 및 이의 제조방법
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
CN102110640A (zh) * 2009-12-24 2011-06-29 北大方正集团有限公司 一种单铝的金属熔丝处理方法
KR101096231B1 (ko) 2010-01-29 2011-12-22 주식회사 하이닉스반도체 반도체 소자의 퓨즈 및 그의 형성방법
KR20110098350A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 퓨즈를 갖는 반도체 소자 및 반도체 소자의 퓨즈 절단 방법
KR101150554B1 (ko) * 2010-10-27 2012-05-30 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
EP2554980B1 (en) * 2011-08-03 2014-06-25 Nxp B.V. Integrated circuit with sensor and method of manufacturing such an integrated circuit
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
KR20140007191A (ko) * 2012-07-09 2014-01-17 에스케이하이닉스 주식회사 반도체 소자의 퓨즈 및 그 형성 방법
US9070687B2 (en) * 2013-06-28 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-protecting fuse
KR20150092581A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 배선 구조물 및 그 형성 방법
US10177181B2 (en) 2014-05-28 2019-01-08 Massachusetts Institute Of Technology Fuse-protected electronic photodiode array
JP6618375B2 (ja) * 2016-02-01 2019-12-11 エイブリック株式会社 半導体装置
JP6636823B2 (ja) * 2016-02-25 2020-01-29 エイブリック株式会社 半導体装置およびヒューズ切断方法
US10431738B2 (en) * 2016-06-24 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same
JP7338975B2 (ja) 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
TWI685086B (zh) * 2019-01-03 2020-02-11 華邦電子股份有限公司 著陸墊結構及其製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0225055A (ja) * 1988-07-13 1990-01-26 Hitachi Ltd 半導体記憶装置
US5025300A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Integrated circuits having improved fusible links
JP3266958B2 (ja) * 1993-02-01 2002-03-18 セイコーエプソン株式会社 半導体装置
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1187646A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
TW392324B (en) * 1998-01-23 2000-06-01 United Microelectronics Corp Dual damascene process
US6121073A (en) * 1998-02-17 2000-09-19 Taiwan Semiconductor Manufacturing Company Method for making a fuse structure for improved repaired yields on semiconductor memory devices
TW442923B (en) * 1998-03-20 2001-06-23 Nanya Technology Corp Manufacturing method of DRAM comprising redundancy circuit region
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
JP3630999B2 (ja) * 1998-08-19 2005-03-23 富士通株式会社 半導体装置及びその製造方法
JP3466929B2 (ja) * 1998-10-05 2003-11-17 株式会社東芝 半導体装置
US6017824A (en) * 1998-11-16 2000-01-25 Taiwan Semiconductor Manufacturing Company Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells
JP2000269342A (ja) * 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
JP3275875B2 (ja) * 1999-04-16 2002-04-22 日本電気株式会社 半導体装置
US6180503B1 (en) * 1999-07-29 2001-01-30 Vanguard International Semiconductor Corporation Passivation layer etching process for memory arrays with fusible links
KR100332456B1 (ko) 1999-10-20 2002-04-13 윤종용 퓨즈를 갖는 반도체 소자 및 그 제조방법
KR100340912B1 (ko) * 1999-12-21 2002-06-20 박종섭 반도체장치의 퓨즈부의 구조및 그 제조방법
KR100335498B1 (ko) * 1999-12-22 2002-05-08 윤종용 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR20010061081A (ko) 1999-12-28 2001-07-07 박종섭 반도체소자의 퓨즈 형성방법
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
JP4083441B2 (ja) * 2001-04-24 2008-04-30 富士通株式会社 ヒューズを備えた半導体装置及びヒューズ切断方法
KR100425452B1 (ko) * 2001-07-04 2004-03-30 삼성전자주식회사 반도체 소자의 리페어 퓨즈 개구 방법
KR100455378B1 (ko) * 2002-02-09 2004-11-06 삼성전자주식회사 반도체 소자의 퓨즈 오픈방법
KR100463047B1 (ko) * 2002-03-11 2004-12-23 삼성전자주식회사 반도체 장치의 퓨즈 박스 및 그 제조방법
US7153774B2 (en) * 2002-06-06 2006-12-26 Intel Corporation Method of making a semiconductor device that has copper damascene interconnects with enhanced electromigration reliability
JP3961398B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752378B (zh) * 2008-12-11 2013-09-18 海力士半导体有限公司 半导体器件及其制造方法
CN102157491A (zh) * 2011-03-10 2011-08-17 上海宏力半导体制造有限公司 半导体结构及其制备方法
CN102157491B (zh) * 2011-03-10 2016-11-02 上海华虹宏力半导体制造有限公司 半导体结构及其制备方法
CN103715173A (zh) * 2012-10-03 2014-04-09 精工电子有限公司 半导体集成电路装置
CN103715173B (zh) * 2012-10-03 2017-10-24 精工半导体有限公司 半导体集成电路装置
CN106876326A (zh) * 2017-02-14 2017-06-20 上海华虹宏力半导体制造有限公司 具有激光熔丝的集成电路及其形成方法
CN109786364A (zh) * 2017-11-14 2019-05-21 中芯国际集成电路制造(上海)有限公司 熔断结构及其形成方法
WO2022077963A1 (zh) * 2020-10-12 2022-04-21 长鑫存储技术有限公司 熔丝结构及形成方法

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