KR100340912B1 - 반도체장치의 퓨즈부의 구조및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 퓨즈부의 구조및 제조방법에 관한 것으로, 퓨즈전극부분과 퓨즈가아드링부분 사이의 표면단차를 줄임으로써, SOG막을 균일한 두께로 형성하여 퓨즈전극부의 컷팅작업을 원활하게 진행하기 위하여, 반도체기판 상부에 형성되어 있는 퓨즈전극라인과, 상기 퓨즈전극라인을 포함하는 기판의 전면을 덮는 절연막과, 상기 퓨즈전극라인의 주변부에 위치하되, 상기 절연막 상에 제 1 층간절연층, 제 2 층간절연층, 금속층 및 제 3 층간절연층이 순차적으로 적층된 구조를 가지는 퓨즈가아드링을 포함하는 반도체장치의 퓨즈부의 구조를 제공하며, 퓨즈가아드링의 단면구조를 개선시킴으로써 퓨즈전극부분과 퓨즈가아드링부분 사이의 표면단차를 줄인 결과로, 층간절연층의 구성막인 SOG막을 퓨즈부 전체에 걸쳐 균일한 두께로 형성하는 것이 가능하여 퓨즈전극부의 컷팅작업을 원활하게 진행할 수 있는 효과를 가지고 있다.
Description
본 발명은 반도체장치의 퓨즈(fuse)부의 구조 및 그 제조방법에 관한 것으로 특히, 반도체소자의 제조에 있어서 팹(FAB) 공정중 발생하는 불량부위를 수리하기 위하여 통상적으로 메모리 소자와 리던던시 소자를 연결하는 퓨즈부의 구조및 그 제조방법에 관한 것이다.
퓨즈부는 소자 테스트 작업 이후에 레이저를 이용한 절단등을 통하여 불량 메모리 소자와의 연결을 절단시키고, 리던던시(redundancy) 소자를 작동하게 하는 제품의 수리작업을 돕는다.
도 1은 반도체장치의 퓨즈부의 구조를 개략적으로 나타낸 것이다.
퓨즈부는 다수개의 퓨즈전극라인(F1,F2,F3,…,FN) 이 배열되어 있고, 다수개의 퓨즈전극라인(F1,F2,F3,…,FN)의 주변을 퓨즈가아드링(10)이 둘러싸고 있다.
퓨즈가아드링(R)은 상호 접촉되어 있는 다중층의 금속층과 이 금속층들 사이에 각각 개재되는 층간절연층들이 순차적으로 적층되어 있는 단면구조를 가지고 있다.
퓨즈가아드링(R)의 금속층은 퓨즈전극라인(F1,F2,F3,…,FN)을 덮는 절연막의 상부에 위치하면서 다수개의 퓨즈전극라인들(F1,F2,F3,…,FN)을 둘러싸고 있다.
퓨즈가아드링(R)은 다중층의 금속층이 존재하지만, 퓨즈가아드링(R)과 중첩되지 않은 퓨즈전극부분 즉, 퓨즈가아드링(R)이 둘러싸여 싸여있고 퓨즈전극라인들(F1,F2,F3,…,FN)이 있는 퓨즈부의 내부(A)에는 금속층 사이에 개재된 층간절연층들이 존재하고 있다. 그래서, 퓨즈부의 퓨즈가아드링(R)과 퓨즈부의 내부는 퓨즈가아드링의 적층된 금속층의 두깨만큼의 단차를 가지고 있다고 할 수 있다.
도 2는 종래 기술에 따른 퓨즈부의 퓨즈가아드링의 단면구조를 개략적으로 나타낸 것이다. 퓨즈부의 퓨즈가아드링의 제조를 도면을 참조하여 설명하면 다음과 같다. 도면에 보인 퓨즈가아드링은 다중층의 금속층이 2중겹으로 형성되어 있다.
반도체기판(100) 상부에 제 1 절연막(11)을 형성하고, 그 상부에 다결정 실리콘으로 이루어진 버퍼층(10)을 형성하고, 그 상부에 제 2 절연막(12)을 형성한다.
도면에 표시는 안했지만, 버퍼층(10)의 하부 즉, 반도체기판(100)과 제 1 절연막(11)의 사이에는 퓨즈전극이 형성된다.
이 때, 퓨즈전극과 퓨즈가아드링은 버퍼층의 두께만큼 단차가 생긴다.
그 다음, 제 1 절연막(11)과 제 2 절연막(12)을 사진식각하여 반도체기판의 일부을 노출시킨 후에 제 2 절연막(12) 상의 일부에 제 1 금속층(M1)을 형성한다.
이 때, 퓨즈전극과 퓨즈가아드링은 버퍼층(10)의 두께와 제 1 금속층(M1)의 두께의 합만큼 단차가 생긴다.
이어서, 제 1 금속층(M1)을 포함하는 기판의 노출된 전면을 덮는 제 1 층간절연층(13)을 형성한다. 제 1 층간절연층(13)은 절연막으로 TEOS(Tetra-Ethyl-Ortho-Silicate)막, 기판의 평탄화를 위하여 SOG(Spin On Glass)막, 절연막으로 TEOS막등을 순차적으로 적층하여 형성한다.
이어서, 제 1 층간절연층(13)과 제 2 절연막(12)을 사진식각하여 제 1 금속층(M1)의 일부와 버퍼층(10)을 노출시킨 다음, 제 1 금속층(M1)에 연결되는 제 2 금속층(M2) 및 버퍼층(10)에 연결되는 제 2 금속층(M2)을 각각 형성한다.
이 때, 퓨즈전극과 퓨즈가아드링은 버퍼층(10)의 두께와 제 1 금속층(M1)의 두께와 제 2 금속층(M2)의 두께의 합만큼 단차가 생긴다.
그 다음, 제 2 금속층(M2)을 포함하는 기판의 노출된 전면을 덮는 제 2 층간절연막(14)을 형성한다. 제 2 층간절연막(14)은 제 1 층간절연막(13)과 마찬가지로 절연막으로 TEOS막, 기판의 평탄화를 위하여 SOG막, 절연막으로 TEOS막등을 순차적으로 적층하여 형성한다.
이어서, 제 2 층간절연막(14)을 사진식각하여 각각의 제 2 금속층(M2)을 노출시킨 다음, 제 2 금속층(M2) 각각에 연결되는 제 3 금속층(M3)을 각각 형성한다.
그 다음, 제 3 금속층(M3)을 덮는 제 3 층간절연층(15)을 형성한다.
이어서, 후속공정을 진행하여 퓨즈전극과 퓨즈가아드링을 구비하는 반도체장치의 퓨즈부의 제조를 완성한다.
종래 기술에 따른 반도체장치의 퓨즈부의 제조에서는 제 1 층간절연층의 일 구성으로 SOG막을 기판 전면에 도포한다. 그런데, 퓨즈전극부분과 퓨즈가아드링부분은 언급한 바와 같이, SOG막 도포전에 버퍼층의 두께와 제 1 금속층의 두께의 합만큼의 표면단차가 이루어진 상태이다. 그래서, 제 1 층간절연층의 일구성으로 SOG막을 도포하는 과정에서 퓨즈전극부와 퓨즈가아드링부 사이에 발생하는 표면단차에 의해 퓨즈전극 상부의 SOG막의 두께가 균일하게 도포되지 않는 등의 문제가 발생한다.
또한, 종래 기술에서는 제 2 층간절연층의 일부로도 SOG막을 기판 전면에 도포하게 된다. 이 때도 역시, 퓨즈전극부분과 퓨즈가아드링부분은 SOG막 도포전에 버퍼층의 두께와 제 1 금속층의 두께와 제 2 금속층의 두께의 합만큼의 단차가 이루어진 상태이다. 그래서, 제 2 층간절연층의 일구성으로 SOG막을 도포하는 과정에서 퓨즈전극부와 퓨즈가아드링부 사이에 발생하는 표면단차에 의해 SOG막의 두께가 더욱 균일하게 도포되지 않는 등의 문제가 발생한다.
이러한 퓨즈전극 상부에서 일어나는 표면단차는 소자 테스트시에 퓨즈전극라인들을 컷팅해야 하는 컷팅작업을 방해함으로써 반도체장치의 퓨즈부 신뢰성 불량 및 소자의 리던던시 효율저하를 유발시킨다.
본 발명은 상기 종래 기술에 따른 문제점을 해결할 수 있는 반도체장치의 퓨즈부의 구조및 그 제조방법을 제공하고자 한다.
본 발명은 퓨즈가아드링의 단면구조를 개선시킴으로써 퓨즈전극부분과 퓨즈가아드링부분 사이의 표면단차를 줄임으로써, SOG막을 균일한 두께로 형성하여 퓨즈전극부의 컷팅작업을 원활하게 진행할 수 있는 반도체장치의 퓨즈부의 구조를 제공하고자 한다.
본 발명은 상기 목적을 달성하기 위하여, 반도체기판 상부에 형성되어 있는 퓨즈전극라인과, 상기 퓨즈전극라인을 포함하는 기판의 전면을 덮는 절연막과, 상기 퓨즈전극라인의 주변부에 위치하되, 상기 절연막 상에 제 1 층간절연층, 제 2 층간절연층, 금속층 및 제 3 층간절연층이 순차적으로 적층된 구조를 가지는 퓨즈가아드링을 포함하는 반도체장치의 퓨즈부 구조와 반도체기판 상부에 제 1 절연막을 형성하고 상기 제 1 절연막 상에 제 1 버퍼층을 형성하는 공정과, 상기 제 1 절연막과 상기 제 1 버퍼층 상에 제 2 절연막을 형성하고 상기 제 2 절연막 상에 제 2 버퍼층을 형성하는 공정과,상기 제 2 버퍼층을 포함하는 기판의 노출된 전면에 TEOS막, SOG막, TEOS막을 순차적으로 적층하여 형성한 제 1 층간절연층과 제 2 층간절연층을 순차적으로 적층하는 공정과, 상기 제 1 버퍼층의 일부와 제 2 버퍼층의 일부를 노출시킨 후, 상기 제 2 층간절연층 상에 금속층을 형성하는 공정과, 상기 노출된 전면을 덮는 제 3 층간절연층을 형성하는 공정을 포함하는 반도체장치의 퓨즈부 제조방법을 제공한다.
도 1은 반도체장치의 퓨즈부의 구조를 개략적으로 나타낸 평면도
도 2는 종래기술에 따른 퓨즈부의 퓨즈가아드링의 단면구조를 개략적으로 나타낸 도면
도 3은 본 발명의 실시예에 따른 퓨즈부의 퓨즈가아드링의 단면구조를 개략적으로 나타낸 도면
<도면의 주요부분에 대한 부호의 설명>
200. 반도체기판. 20. 제 2 버퍼층.
21. 제 1 버퍼층. 22. 제 1 절연막.
23. 제 2 절연막. 24. 제 1 층간절연층.
25. 제 2 층간절연층. 26. 제 3 층간절연층.
M,M'. 금속층.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 퓨즈부의 퓨즈가아드링의 단면구조를 개략적으로 나타낸 것이다.
도면에 보인 퓨즈가아드링은 다중층의 금속층이 2중겹으로 형성되어 있다.
2중겹의 다중층 금속층 구조에서 제 1 다중층 금속층은 반도체기판(200) 상의 제 1 절연막(22) 상에 퓨즈전극형성물질로 이루어진 제 1 버퍼층(21)이 형성되어 있고, 그 상부에 제 2 절연막(23), 제 1 층간절연층(24) 및 제 2 층간절연층(25), 금속층(M) 및 제 3 층간절연층(26)이 순차적으로 적층되어 있는 구조를 가지고 있다.
2중겹의 다중층 금속층 구조에서 제 2 다중층 금속층은 반도체기판(200) 상에 제 1 절연막(22), 제 2 절연막(23), 다결정 실리콘 물질로 이루어진 제 2 버퍼층(20), 제 1 층간절연층(24) 및 제 2 층간절연층(25), 금속층(M) 및 제 3 층간절연층(26)이 순차적으로 적층되어 있는 구조를 가지고 있다.
퓨즈부의 퓨즈가아드링의 제조공정을 도면을 참조하여 설명하면 다음과 같다.
반도체기판(200) 상부에 제 1 절연막(22)을 형성하고, 제 1 절연막(22)을 사진식각하여 반도체기판(200)의 일부를 노출시키고, 제 1 절연막(22) 상에 반도체기판(200)에 연결되는 제 1 버퍼층(21)을 형성한다. 제 1 버퍼층(21)은 퓨즈전극을 형성하기 위한 사용된 물질과 동일한 것을 사용하여 형성할 수 있다.
그 다음, 제 1 절연막(22)과 제 1 버퍼층(21) 상에 제 2 절연막(23)을 형성한 후, 제 2 절연막(23) 상에 다결정 실리콘으로 이루어진 제 2 버퍼층(20)을 형성한다.
이 때, 퓨즈전극부과 퓨즈가아드링부 사이에는 제 2 버퍼층(20)의 두께만큼의 표면단자가 발생한다.
그 다음, 제 2 버퍼층(20)을 포함하는 기판의 노출된 전면에 제 1 층간절연층(24)과 제 2 층간절연층(25)을 순차적으로 적층한다. 이 때, 제 1 층간절연층(24)과 제 2 층간절연층(25)은 절연막으로 TEOS막, 기판의 평탄화를 위하여 SOG막, 절연막으로 TEOS막등을 순차적으로 적층하여 형성한다.
상술한 바와 같이, 본 발명에서 제 1 층간절연층(24)의 일 구성으로 기판 전면에 SOG막을 도포한다. SOG막을 도포하기 전에 퓨즈전극부와 퓨즈가아드링부 사이의 표면단차는 제 2 버퍼층(20)의 두께정도로만 차이가 난다. 그래서, 퓨즈부 전체에 걸쳐 SOG막을 균일한 두께로 도포할 수 있다.
또한, 제 2 층간절연층(25)의 일 구성으로 기판 전면에 다시 SOG막을 도포한다. 이 때도 퓨즈전극부와 퓨즈가아드링부 사이의 표면단차는 제 2 버퍼층(20)의 두께정도로만 차이가 나기 때문에 퓨즈부 전체에 걸쳐 SOG막을 균일한 두께로 도포할 수 있다.
그 다음, 제 2 절연막(23), 제 1 층간절연층(24), 제 2 층간절연층(25)을 선택적으로 사진식각하여 제 1 버퍼층(21)의 일부와 제 2 버퍼층(20)의 일부를 노출시킨다.
그 다음, 제 2 층간절연층(25) 상에 제 1 버퍼층(21)과 연결되는 금속층(M) 및 제 2 버퍼층(20)과 연결되는 금속층(M')을 형성한 후, 노출된 전면을 덮는 제 3 층간졀연층을 형성한다. 제 3 층간절연층(26)은 절연막으로 TEOS막과 질화막을 순차적으로 적층하여 형성한다.
이어서, 후속공정을 진행하여 퓨즈전극과 퓨즈가아드링을 구비하는 반도체장치의 퓨즈부를 완성한다.
상술한 바와 같이, 본 발명은 퓨즈가아드링의 단면구조를 개선시킴으로써 퓨즈전극부분과 퓨즈가아드링부분 사이의 표면단차를 줄인다. 그 결과, 층간절연층의 구성막인 SOG막을 퓨즈부 전체에 걸쳐 균일한 두께로 형성하는 것이 가능하여 퓨즈전극부의 컷팅작업을 원활하게 진행할 수 있는 효과를 가지고 있다.
본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.
Claims (5)
- 반도체기판 상부에 형성되어 있는 퓨즈전극라인과,상기 퓨즈전극라인을 포함하는 기판의 전면을 덮는 절연막과,상기 퓨즈전극라인의 주변부에 위치하되, 상기 반도체기판 상부와 상기 절연막 사이에 다결정 실리콘으로 형성된 버퍼층과, 상기 절연막 상에 TEOS막, SOG막, TEOS막을 순차적으로 형성하여 이루어진 제 1 층간절연층, 제 2 층간절연층과 금속층 및 제 3 층간절연층이 순차적으로 적층된 구조를 가지는 퓨즈가아드링을 포함하는 것을 특징으로 하는 반도체장치의 퓨즈부 구조.
- 삭제
- 청구항 1에 있어서,상기 퓨즈가아드링은 상기 절연막, 상기 제 1 층간절연층 및 제 2 층간절연층에 상기 버퍼층의 일부를 노출시키는 콘택홀이 형성되어 있고, 상기 금속층이 노출된 버퍼층에 접촉되도록 구성되는 반도체장치의 퓨즈부 구조.
- 청구항 1에 있어서,상기 퓨즈가아드링은 상기 반도체기판 상부에 퓨즈전극라인과 동일배선재로 형성된배선층이 형성되어 있고, 상기 배선층 상의 절연막, 상기 제 1 층간절연층과 제 2 층간절연층에 상기 배선층의 일부를 노출시키는 콘택홀이 형성되어 있고, 상기 금속층이 노출된 배선층에 접촉되도록 구성되는 반도체장치의 퓨즈부 구조.
- 반도체기판 상부에 제 1 절연막을 형성하고 상기 제 1 절연막 상에 제 1 버퍼층을 형성하는 공정과,상기 제 1 절연막과 상기 제 1 버퍼층 상에 제 2 절연막을 형성하고 상기 제 2 절연막 상에 제 2 버퍼층을 형성하는 공정과,상기 제 2 버퍼층을 포함하는 기판의 노출된 전면에 TEOS막, SOG막, TEOS막을 순차적으로 적층하여 형성한 제 1 층간절연층과 제 2 층간절연층을 순차적으로 적층하는 공정과,상기 제 1 버퍼층의 일부와 제 2 버퍼층의 일부를 노출시킨 후, 상기 제 2 층간절연층 상에 금속층을 형성하는 공정과,상기 노출된 전면을 덮는 제 3 층간절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 퓨즈부 제조방법.
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| JPH0969571A (ja) * | 1995-08-31 | 1997-03-11 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-12-21 KR KR1019990059552A patent/KR100340912B1/ko not_active IP Right Cessation
Patent Citations (1)
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| KR100792442B1 (ko) | 2007-01-10 | 2008-01-10 | 주식회사 하이닉스반도체 | 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 |
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| KR20010057256A (ko) | 2001-07-04 |
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