KR101096231B1 - 반도체 소자의 퓨즈 및 그의 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것으로, 퓨즈 오픈영역 내에 배치된 퓨즈; 상기 퓨즈 상부에 배치되어 상기 퓨즈 일측에 연결되고, 상기 퓨즈와 연결된 부분이 상기 퓨즈와 함께 블로잉되도록 상기 퓨즈 오픈영역에 의해 노출된 보조 퓨즈 패턴; 상기 퓨즈 오픈영역에 의해 노출되지 않고, 상기 보조 퓨즈 패턴을 통해 상기 퓨즈 일측에 연결된 제1금속패턴과 상기 퓨즈 타측에 배치된 제2금속패턴; 상기 제1금속패턴 아래 배치되어 상기 제1금속패턴과 연결된 제1비트라인; 상기 퓨즈 오픈영역 아래 배치되어 상기 퓨즈와 상기 제2금속패턴 사이를 연결하는 제2비트라인; 및 상기 제2금속패턴 아래 배치되어 상기 제2금속패턴과 연결된 제3비트라인을 포함하고, 상기 제1 내지 제3비트라인, 상기 제1금속패턴, 상기 제2금속패턴, 상기 퓨즈 및 상기 보조 퓨즈 패턴을 단위 퓨즈 구성물로 하는 것을 특징으로 하는 반도체 소자의 퓨즈를 제공한다.

Description

반도체 소자의 퓨즈 및 그의 형성방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 제조 기술에 관한 것으로서, 특히 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것이다.

일반적으로 반도체 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리한다. 이에, 불량 메모리셀을 리페어(repair)하는 기능이 필요하다.

일반적인 불량 메모리셀의 리페어 방식은 반도체 장치 내에 리던던시 메모리셀을 구비하고, 불량 메모리셀이 발생하면 불량 메모리셀을 리던던시 메모리셀로 대체한다.

리페어 방식을 더욱 구체적으로 설명하면, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/칼럼 단위의 리던던시 메모리 셀로 대체해 주는 방식으로 진행된다.

즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 리던던시(redundancy) 메모리셀의 어드레스 신호로 바꾸어 주어, 실제 사용시 불량 어드레스에 해당하는 신호가 입력되면 대응되는 리던던시 메모리셀이 선택되도록 리페어 작업을 하여 실제 칩의 동작에 영향이 없도록 한다.

이와 같이 어드레스 경로를 변경하기 위한 방식 중의 하나가 퓨즈 블로잉(blowing)이며, 퓨즈 블로잉은 레이저 빔으로 퓨즈를 태워서 끊어버리는 절단 방식인데, 레이저에 의해 끊어지는 배선을 퓨즈라고 하고 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈박스라고 한다.

이하, 종래 기술에 따른 퓨즈에 대하여 설명하면, 도 1은 종래 기술에 따른 퓨즈의 레이아웃도이고, 도 2는 도 1의 A-A' 선상을 자른 구조 단면도이며, 도 3a와 도 3b는 종래 퓨즈의 Cu 확산에 따른 문제를 나타낸 사진이다.

도 1과 도 2를 참조하면, 종래 기술에 따른 퓨즈는, 하부 구조물이 구비된 반도체 기판(20) 상부에 일정간격으로 형성된 제1, 제2금속배선(21a, 21b)과, 상기 제1, 제2금속배선(21a, 21b)을 포함한 반도체 기판(20) 상부에 형성된 제1층간절연막(22)과, 제1층간절연막(22)에 제1, 제2금속배선(21a, 21b)의 일영역이 드러나도록 각각 형성된 제1, 제2콘택홀과, 상기 제1, 제2콘택홀에 형성된 제1, 제2콘택 플러그(23a, 23b)와, 상기 제1, 제2 콘택 플러그(23a, 23b) 및 그 사이의 제1층간절연막(22)이 드러나도록 홀이 형성된 제2층간절연막(24)과, 상기 제1, 제2 콘택 플러그(23a, 23b)에 접촉하도록 상기 홀 내부에 형성된 퓨즈(25)와, 상기 퓨즈(25)를 포함한 제2층간절연막(24)상에 형성된 버퍼절연막(26)과, 상기 퓨즈(25) 상부의 상기 버퍼절연막(26)이 드러나도록 오픈영역이 형성된 제3층간절연막(27)을 포함하여 구성된다.

이때, 상기 퓨즈(25)는 구리(Cu)로 형성되고, 제1, 제2콘택 플러그(23a, 23b)가 형성되는 퓨즈(25)의 양끝부분은 다른 부분보다 넓게 구성되어 있으며, 퓨즈(25)는 제1, 제2콘택 플러그(23a, 23b)를 통해서 제1, 제2금속배선(21a, 21b)에 연결된다. 그리고, 퓨즈(25)의 길이는 오픈영역보다 더 길게 형성되어 있다.

그리고, 종래의 퓨즈는 상기의 구성을 가진 퓨즈가 평행하게 복수개 배열되어 있다.

상기 구성을 갖는 종래의 퓨즈(25)는 블로잉 공정을 적용하여 리페어시키는데, 이때, 도 3a와 도 3b에 도시된 바와 같이, 종래의 퓨즈(25)는 블로잉 후에 VDD와 VSS가 인가될 경우, 전위차가 구리로 구성된 퓨즈(25)에 전달되게 된다. 이렇게 인가된 전위차가 퓨즈(25)의 구리 이온화를 촉진시켜서 이온화된 입자들이 이동(migration)을 거쳐 원하지 않는 구리 필라멘트를 형성하여 리페어 공정으로 컷팅된 퓨즈(25)가 미세하게 도통되게 된다. 따라서, 리던던시 페일을 유발시킨다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 구리 퓨즈의 신뢰성을 확보하고, 퓨즈 리페어 후 발생하는 페일을 방지하여 수율을 향상시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 퓨즈 오픈영역 내에 배치된 퓨즈; 상기 퓨즈 상부에 배치되어 상기 퓨즈 일측에 연결되고, 상기 퓨즈와 연결된 부분이 상기 퓨즈와 함께 블로잉되도록 상기 퓨즈 오픈영역에 의해 노출된 보조 퓨즈 패턴; 상기 퓨즈 오픈영역에 의해 노출되지 않고, 상기 보조 퓨즈 패턴을 통해 상기 퓨즈 일측에 연결된 제1금속패턴과 상기 퓨즈 타측에 배치된 제2금속패턴; 상기 제1금속패턴 아래 배치되어 상기 제1금속패턴과 연결된 제1비트라인; 상기 퓨즈 오픈영역 아래 배치되어 상기 퓨즈와 상기 제2금속패턴 사이를 연결하는 제2비트라인; 및 상기 제2금속패턴 아래 배치되어 상기 제2금속패턴과 연결된 제3비트라인을 포함하고, 상기 제1 내지 제3비트라인, 상기 제1금속패턴, 상기 제2금속패턴, 상기 퓨즈 및 상기 보조 퓨즈 패턴을 단위 퓨즈 구성물로 하는 것을 특징으로 한다.

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상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 퓨즈 오픈영역이 정의된 기판상에 제1, 제2 및 제3비트라인을 형성하되, 상기 제2비트라인은 상기 퓨즈 오픈영역내에 형성하고, 상기 제2비트라인 일측의 상기 퓨즈 오픈영역 외측에 상기 제1비트라인을 형성하며, 상기 제2비트라인 타측 상기 퓨즈 오픈영역 외측에 상기 제3비트라인을 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 퓨즈 오픈영역내에 배치되는 퓨즈, 상기 퓨즈 일측에 배치되어 상기 제1비트라인과 일부 중첩되는 제1금속패턴 및 상기 퓨즈 타측에 배치되어 상기 제2, 제3비트라인과 각각 일부 중첩되는 제2금속패턴을 형성하는 단계; 양 끝단이 각각 상기 제1금속패턴과 상기 퓨즈에 콘택되며, 상기 퓨즈와 연결된 부분이 상기 퓨즈와 함께 블로잉되도록 상기 퓨즈 오픈영역으로 연장된 보조 퓨즈 패턴을 형성하는 단계; 및 상기 기판 전면에 상기 퓨즈와 상기 퓨즈와 상기 보조 퓨즈 패턴이 연결된 부분을 노출시키는 보호막을 형성하여 단위 퓨즈 구성물을 형성하는 단계를 포함하는 것을 특징으로 한다.

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상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 퓨즈의 일단과 타단이 각각 제1, 제2금속패턴을 거쳐서 비트라인에 연결되어 있으므로, 퓨즈 블로잉 발생시 그 충격이 비트라인에 전달되는 것을 방지하여 회로가 손상되는 것을 막을 수 있다는 효과가 있다.

또한, 보조 퓨즈 패턴을 형성하여 퓨즈 블로잉시 완전하게 퓨즈를 분리시킬 수 있으므로, 구리로 구성된 퓨즈로 전위가 전달되는 것을 방지하여 리던던시 페일이 발생하는 것을 방지할 수 있는 효과가 있다.

도 1은 종래 기술에 따른 퓨즈의 레이아웃도이다.
도 2는 도 1의 A-A' 선상을 자른 구조 단면도이다.
도 3a와 도 3b는 종래 퓨즈의 Cu 확산에 따른 문제를 나타낸 사진이다.
도 4는 본 발명의 실시예에 따른 퓨즈의 레이아웃도이다.
도 5는 도 4의 B-B' 선상을 자른 구조 단면도이다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 퓨즈 형성방법을 나타낸 공정단면도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

먼저, 도 4 및 도 5를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 퓨즈 구성에 대하여 자세히 설명하기로 한다.

도 4는 본 발명의 실시예에 따른 퓨즈의 레이아웃도이고, 도 5는 도 4의 B-B' 선상을 자른 구조 단면도이다.

도 4와 도 5에 도시한 바와 같이, 하부 구조물이 구비된 반도체 기판(60) 상부에 각각 격리된 제1, 제2, 제3비트라인(61a, 61b, 61c)이 형성되어 있다. 이때, 제1, 제2, 제3비트라인(61a, 61b, 61c)은 라인 방향으로 배열되어 있다.

그리고, 제1, 제2, 제3비트라인(61a, 61b, 61c)을 포함한 반도체 기판(60) 전면에 제1층간절연막(62)이 형성되어 있고, 제1비트라인(61a)의 일측 상부와 제2비트라인(61b)의 양측 상부와 제3비트라인(61c)의 일측 상부가 드러나도록 제1층간절연막(62)에 각각 제1, 제2, 제3, 제4콘택홀이 형성되어 있다. 이때, 제1콘택홀은 제2비트라인(61b)에 인접한 제1비트라인(61a)의 일측 상부에 형성되고, 제4콘택홀은 제2비트라인(61b)에 인접한 제3비트라인(61c)의 일측 상부에 형성된다. 그리고, 제1, 제2, 제3, 제4콘택홀에 각각 제1, 제2, 제3, 제4콘택 플러그(63a, 63b, 63c, 63d)가 형성되어 있다.

상기에서 제1층간절연막(62)은 절연특성이 있는 산화막으로 형성되어 있고, 제1, 제2, 제3, 제4콘택 플러그(63a, 63b, 63c, 63d)는 텅스텐으로 형성되어 있다. 상기에서 VDD나 VSS 신호는 양끝에 배치된 제1, 제3비트라인(61a, 61c)을 통해서 인가된다.

그리고, 제1, 제2, 제3, 제4콘택 플러그(63a, 63b, 63c, 63d)를 포함한 제1층간절연막(62) 상에 제2층간절연막(64)이 증착되어 있고, 퓨즈가 형성될 영역의 제2층간절연막(64)에 제1, 제2, 제3홀이 형성되어 있으며, 각 홀에 제1금속패턴(65a)과 퓨즈(65b)와 제2금속패턴(65c)이 형성되어 있다. 이때, 제1금속패턴(65a)은 제1콘택 플러그(63a)와 콘택되고, 퓨즈(65b)는 제2콘택 플러그(63b)와 콘택되고, 제2금속패턴(65c)은 제3, 제4콘택 플러그(63c, 63d)와 콘택되어 있다. 그리고, 제1금속패턴(65a)과 퓨즈(65b)와 제2금속패턴(65c)을 포함한 제2층간절연막(64)상에 제1보호막(66)이 증착되어 있다. 상기 제1금속패턴(65a)과 퓨즈(65b)와 제2금속패턴(65c)은 구리로 형성되어 있고, 제1보호막(66)은 질화막으로 형성되어 있다.

그리고, 상기 제1보호막(66) 상에 제3층간절연막(67)이 증착되어 있고, 제1금속패턴(65a)과 퓨즈(65b)의 인접한 상부가 드러나도록 제3층간절연막(67)과 제1보호막(66)에 제5, 제6콘택홀이 형성되어 있다. 그리고, 제5, 제6콘택홀에 각각 제5, 제6콘택 플러그(68a, 68b)가 형성되어 있다. 이때, 제5, 제6콘택 플러그(68a, 68b)는 텅스텐으로 구성되어 있다. 그리고, 후속 퓨즈 오픈 공정 진행시 베리어 역할을 하도록 제5, 제6콘택 플러그(68a, 68b)와 콘택되는 상부에 보조 퓨즈 패턴(69a)과 제1베리어절연막(70)이 적층 형성되어 있다. 이때, 제1베리어절연막(70)은 질화막으로 형성되어 있다.

상기 제1금속패턴(65a)의 일끝단은 제1콘택 플러그(63a)를 통하여 제1비트라인(61a)과 연결되고, 타끝단은 제5콘택 플러그(68a)를 통하여 보조 퓨즈 패턴(69a)의 일단과 연결된다. 그리고, 퓨즈(65b)의 일끝단은 제2콘택 플러그(63b)를 통하여 제2비트라인(61b)과 연결되고, 일측면은 돌출되어 돌출된 영역이 제6콘택 플러그(68b)를 통하여 보조 퓨즈 패턴(69a)의 타단과 연결된다.

상기에서 퓨즈 블로잉을 진행할 퓨즈(65b)는 일측면이 돌출되어 'T'자 형상을 하고 있으며, 퓨즈 오픈영역 안에 형성되도록 구성되어 있다. 상기 퓨즈(65b)를 'T'자형으로 형성하는 것은, 차후에 블로잉시 그 폭발력을 보조 퓨즈 패턴(69a)에 전달하기 위한 것이다.

그리고, 퓨즈 오픈영역을 제외한 제3층간절연막(67)과 제1베리어절연막(70) 상부 및 퓨즈 오픈영역에 배치된 보조 퓨즈 패턴(69a)의 일측에 제2베리어절연막(71)이 형성되어 있다.

그리고, 상기 보조 퓨즈 패턴(69a)의 일측 상부와 퓨즈(65b) 상부의 제1, 제2베리어절연막(70,71)과 제1보호막(66)이 노출되어 퓨즈 오픈영역을 정의하도록 반도체기판(60) 상부에 제2보호막(72)이 형성되어 있다.

이와 같이 퓨즈(65b)와 보조 퓨즈 패턴(69a)이 블로잉 공정시 레이저 스팟(laser spot)에 동시에 노출되도록 형성함으로 2중 블로잉을 시도할 수 있다. 즉, 퓨즈(65b) 블로잉시 발생하는 폭발력에 의해 보조 퓨즈 패턴(69a)의 콘택도 끊긴다. 즉, 이와 같이 퓨즈 오픈영역에 보조 퓨즈 패턴(69a)의 일측이 드러나도록 구성한 것은 보조 퓨즈 패턴(69a)을 2차 블로잉 퓨즈로 사용하기 위해서이다.

그리고, 블로잉되는 퓨즈(65b)의 데미지가 제1, 제3비트라인(61a, 61c)에 직접 전달되는 것을 방지하기 위해서, 블로잉되는 퓨즈(65b)의 일단은 보조 퓨즈 패턴(69a)을 거친 후 제1금속패턴(65a)를 통해서 제1비트라인(61a)에 연결되어 있고, 퓨즈(65b)의 다른단은 제2비트라인(61b)과 제2금속패턴(65c)을 거친 후 제3비트라인(61c)에 연결되도록 구성되어 있다.

이와 같이 구성하면, 퓨즈(65b)의 일단에 연결된 보조 퓨즈 패턴(69a)이 신호전달을 받는 제1비트라인(61a)과 완전 분리되어 구리로 구성된 퓨즈(65b)로 전달될 수 있는 전위가 발생하지 않도록 할 수 있다.

또한, 상술한 바와 같이, 퓨즈(65b)의 다른단은 제2금속패턴(65c)을 1회 거쳐서 제3비트라인(61c)과 연결되도록 구성되어 있으므로, 퓨즈 블로잉시 발생하는 충격이 신호가 인가되는 제1, 제3비트라인(61a, 61c)에 직접 전달되지 않도록 할 수 있다.

상기 구성물은 단위 퓨즈 구성물로써, 이웃하는 퓨즈 구성물은 레이저 블로잉 데미지를 고려하여 보조 퓨즈 패턴(69a)이 서로 마주보지 않으며, 퓨즈(65b)와 보조 퓨즈 패턴(69a)이 지그재그 방식으로 배열되도록 구성되어 있다.

다음에, 상기 구성을 갖는 본 발명의 일실시예에 따른 반도체 소자의 퓨즈 형성방법에 대하여 자세히 설명하기로 한다.

도 6a 내지 도 6j는 본 발명의 실시예에 따른 퓨즈 형성방법을 나타낸 공정단면도이다.

도 6a에 도시한 바와 같이, 하부구조물이 구비된 반도체 기판(60) 상부에 제1금속물질을 증착한다. 이후에, 사진 및 식각공정으로 상기 제1금속물질을 식각하여, 라인 선상에 배치되도록 각각 격리된 제1, 제2, 제3비트라인(61a, 61b, 61c)을 형성한다.

도 6b에 도시한 바와 같이, 제1, 제2, 제3비트라인(61a, 61b, 61c)을 포함한 반도체 기판(60) 전면에 제1층간절연막(62)을 형성한다. 제1층간절연막(62)은 절연특성이 있는 산화막으로 형성할 수 있다.

이어서, 제1비트라인(61a)의 일측 상부와 제2비트라인(61b)의 양측 상부와 제3비트라인(61c)의 일측 상부가 드러나도록 각각 제1, 제2, 제3, 제4콘택홀을 형성한다. 이때, 제1콘택홀은 제2비트라인(61b)에 인접한 제1비트라인(61a)의 일측 상부에 형성되는 것이고, 제4콘택홀은 제2비트라인(61b)에 인접한 제3비트라인(61c)의 일측 상부에 형성되는 것이다.

다음에, 제1, 제2, 제3, 제4콘택홀을 포함한 제1층간절연막(62) 상에 제2금속물질을 증착한 후, 에치백 공정을 통해 제1, 제2, 제3, 제4콘택홀에 제2금속물질을 매립하여 각각 제1, 제2, 제3, 제4콘택 플러그(63a, 63b, 63c, 63d)를 형성한다. 이때, 제2금속물질은 텅스텐을 사용할 수 있다.

도 6c에 도시한 바와 같이, 제1, 제2, 제3, 제4콘택 플러그(63a, 63b, 63c, 63d)를 포함한 제1층간절연막(62) 상에 제2층간절연막(64)을 증착한다. 이후에, 다마신 공정을 진행하여 퓨즈를 형성하는데, 좀 더 자세하게는, 퓨즈가 형성될 영역의 제2층간절연막(64)을 식각하여 제1, 제2, 제3홀을 형성하고, 각 홀을 포함한 제2층간절연막(64)상에 제3금속물질을 증착하고, 평탄화하여 각 홀에 제1금속패턴(65a)과 퓨즈(65b)와 제2금속패턴(65c)을 형성한다. 이때, 제1금속패턴(65a)은 제1콘택 플러그(63a)와 일측단에서 콘택되고, 퓨즈(65b)는 제2콘택 플러그(63b)에 콘택되고, 제2금속패턴(65c)은 제3, 제4콘택 플러그(63c, 63d)에 콘택된다. 이때, 제1, 제2금속패턴(65a, 65c)과 퓨즈(65b)는 구리로 형성할 수 있다.

이후에, 퓨즈 블로잉시 퓨즈의 블로잉을 돕기 위해 제1, 제2금속패턴(65a, 65c)과 퓨즈(65b)를 포함한 제2층간절연막(64)상에 제1보호막(66)을 증착한다. 이때, 제1보호막(66)은 질화막으로 형성할 수 있다.

상기에서 퓨즈 블로잉을 진행할 퓨즈 오픈영역에 형성되는 퓨즈(65b)는 도 4에 도시한 바와 같이, 퓨즈 오픈영역 안쪽에 'T'자형으로 형성한다. 상기 퓨즈(65b)를 'T'자형으로 형성하는 것은, 차후에 블로잉시 그 폭발력을 금속패턴(69a)(도 6f 참조)에 전달하기 위한 것이다.

도 6d에 도시한 바와 같이, 제1보호막(66) 상에 제3층간절연막(67)을 증착하고, 제1금속패턴(65a)과 퓨즈(65b)의 인접한 각 일측 상부가 드러나도록 제3층간절연막(67)과 제1보호막(66)을 식각하여 제5, 제6콘택홀을 형성한다. 이후에, 제5, 제6콘택홀을 포함한 제3층간절연막(67) 상에 제4금속물질을 증착한 후, 에치백 공정을 통해 제5, 제6콘택홀에 제4금속물질을 매립하여 각각 제5, 제6콘택 플러그(68a, 68b)를 형성한다. 이때, 제4금속물질은 텅스텐을 사용할 수 있다.

도 6e에 도시한 바와 같이, 제5, 제6콘택 플러그(68a, 68b)를 포함한 제3층간절연막(67)상에 제5금속물질(69)을 증착하고, 후속 퓨즈 오픈 공정 진행시 베리어 역할을 하도록 제5금속물질(69)상부에 제1베리어절연막(70)을 증착한다. 제1베리어절연막(70)은 질화막으로 형성할 수 있다.

도 6f에 도시한 바와 같이, 사진 및 식각 공정으로 제1베리어절연막(70)과 제5금속물질(69)을 차례로 식각한다. 이에 의해 일영역에 보조 퓨즈 패턴(69a)이 형성되고, 그 상부에만 제1베리어절연막(70)이 형성된다. 다음에 차후 레이저 블로잉시 퓨즈(65b)에 인접한 보조 퓨즈 패턴 역시 블로잉 에너지를 통한 블로잉이 이루어질 수 있도록 하기 위해서 보조 퓨즈 패턴(69a)과 제1베리어절연막(70)상에 캡핑용 제2베리어절연막(71)을 증착한다. 이때, 제2베리어절연막(71)은 질화막으로 형성할 수 있다.

상기 보조 퓨즈 패턴(69a)은 제5, 제6콘택 플러그(68a, 68b)를 통해서 제1금속패턴(65a)과 퓨즈(65b)를 연결하는 역할을 한다.

도 6g에 도시한 바와 같이, 보조 퓨즈 패턴(69a)과 제2베리어절연막(71)을 포함한 반도체 기판(60) 상부에 제2보호막(72)을 형성한다.

도 6h에 도시한 바와 같이, 제2보호막(72)상에 포토레지스트를 도포한 후, 노광 및 현상을 통한 포토리소그라피 공정으로 포토레지스트 패턴(73)을 형성한다. 포토레지스트 패턴(73)은 퓨즈 오픈영역을 형성하기 위해 패턴한 것으로, 포토레지스트 패턴(73)을 마스크로 제2베리어절연막(71)이 드러나도록 제2보호막(72)을 식각한다. 이때, 제2베리어절연막(71)이 식각 스톱층 역할을 하고, 퓨즈 오픈영역은 퓨즈(65b)의 상부 및 이에 인접한 보조 퓨즈 패턴(69a)의 일측 상부를 포함하는 영역으로 정의된다.

이와 같이 퓨즈(65b)와 보조 퓨즈 패턴(69a)이 블로잉 공정시 레이저 스팟(laser spot)에 동시에 노출되도록 형성함으로 2중 블로잉을 시도할 수 있다. 즉, 퓨즈(65b) 블로잉시 발생하는 폭발력을 이용하여 보조 퓨즈 패턴(69a)의 콘택도 끊는다.

도 6i에 도시한 바와 같이, 포토레지스트 패턴(73)을 마스크로 보조 퓨즈 패턴(69a) 일측면을 제외한 퓨즈 오픈영역의 제2베리어절연막(71)을 제거한다.

이에 의하면, 퓨즈 오픈영역의 보조 퓨즈 패턴(69a)의 상부에는 제1베리어절연막(70)이 남고, 그 일측면에는 제2베리어절연막(71)이 남게된다.

이와 같이 퓨즈 오픈영역의 보조 퓨즈 패턴(69a)의 상부와 그 일측면에 제1베리어절연막(70)과 제2베리어절연막(71)을 남기는 것은 보조 퓨즈 패턴(69a)이 2차 블로잉 퓨즈 역할을 할 수 있도록 하기 위해서이다.

도 6j에 도시한 바와 같이, 포토레지스트 패턴(73)을 마스크로 퓨즈(65b) 상부의 제1보호막(66)이 드러나도록 퓨즈 오픈영역의 제3층간절연막(67)을 식각한다. 그리고, 포토레지스트 패턴(73)을 제거한다.

상기 공정들을 진행할 때, 블로잉되는 퓨즈(65b)의 데미지가 제1, 제3비트라인(61a, 61c)에 직접 전달되는 것을 방지하기 위해서, 블로잉되는 퓨즈(65b)의 양끝단이 보조 퓨즈 패턴(69a)이나 상호접속(interconnection)되는 제1, 제2금속패턴(65a, 65c)을 거친 후 제1, 제3비트라인(61a, 61c)에 연결되도록 형성한다.

다시 말해서, 블로잉되는 퓨즈(65b)의 일단은 보조 퓨즈 패턴(69a)을 거친 후 제1금속패턴(65a)을 통해서 제1비트라인(61a)에 연결되도록 형성하고, 퓨즈(65b)의 다른단은 제2비트라인(61b)과 제2금속패턴(65c)을 거친 후 제3비트라인(61c)에 연결되도록 형성한다.

상기 공정들을 진행하여, 단위 퓨즈 구성물을 완성한다.

상기 퓨즈 공정에서 이웃하는 단위 퓨즈 구성물의 퓨즈(65b)와 보조 퓨즈 패턴(69a)은 도 4에 도시한 바와 같이, 레이저 블로잉 데미지를 고려하여 이웃하는 퓨즈(65b)와 보조 퓨즈 패턴(69a)이 서로 마주보지 않으며, 지그재그 방식으로 배열되도록 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

60 : 반도체 기판
61a, 61b, 61c : 제1, 제2, 제3비트라인
62 : 제1층간절연막
63a, 63b, 63c, 63d : 제1, 제2, 제3, 제4콘택 플러그
64 : 제2층간절연막 65a, 65c : 제1, 제2금속패턴
65b : 퓨즈 66 : 제1보호막
67 : 제3층간절연막 68a, 68b : 제5, 제6콘택 플러그
69 : 제5금속물질 69a : 보조 퓨즈 패턴
70 : 제1베리어절연막 71 : 제2베리어절연막
72 : 제2보호막 73 : 포토레지스트 패턴

Claims (16)

1. 퓨즈 오픈영역 내에 배치된 퓨즈;
   상기 퓨즈 상부에 배치되어 상기 퓨즈 일측에 연결되고, 상기 퓨즈와 연결된 부분이 상기 퓨즈와 함께 블로잉되도록 상기 퓨즈 오픈영역에 의해 노출된 보조 퓨즈 패턴;
   상기 퓨즈 오픈영역에 의해 노출되지 않고, 상기 보조 퓨즈 패턴을 통해 상기 퓨즈 일측에 연결된 제1금속패턴과 상기 퓨즈 타측에 배치된 제2금속패턴;
   상기 제1금속패턴 아래 배치되어 상기 제1금속패턴과 연결된 제1비트라인;
   상기 퓨즈 오픈영역 아래 배치되어 상기 퓨즈와 상기 제2금속패턴 사이를 연결하는 제2비트라인; 및
   상기 제2금속패턴 아래 배치되어 상기 제2금속패턴과 연결된 제3비트라인을 포함하고, 상기 제1 내지 제3비트라인, 상기 제1금속패턴, 상기 제2금속패턴, 상기 퓨즈 및 상기 보조 퓨즈 패턴을 단위 퓨즈 구성물로 하는 것을 특징으로 하는 반도체 소자의 퓨즈.
   
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 반도체 소자의 퓨즈는 복수개의 상기 단위 퓨즈 구성물로 구성되며, 이웃하는 상기 단위 퓨즈 구성물은 상기 보조 퓨즈 패턴이 서로 마주보지 않으며, 이웃하는 단위 퓨즈 구성물의 상기 퓨즈와 상기 보조 퓨즈 패턴이 지그재그 방식으로 배열되도록 구성됨을 특징으로 하는 반도체 소자의 퓨즈.
   
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 퓨즈는 상기 보조 퓨즈 패턴과 중첩되는 돌출부를 갖고, 상기 퓨즈의 돌출부를 통해 상기 보조 퓨즈 패턴과 콘택되는 것을 특징으로 하는 반도체 소자의 퓨즈.
   
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 제1, 제2금속패턴과 상기 퓨즈는 동일층상에 구리로 형성됨을 특징으로 하는 반도체 소자의 퓨즈.
   
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 제1비트라인과 상기 제1금속패턴은 제1콘택 플러그를 통해 연결되고, 상기 퓨즈와 상기 제2비트라인은 제2콘택 플러그를 통해 연결되고, 상기 제2비트라인과 상기 제2금속패턴은 제3콘택 플러그를 통해 연결되고, 상기 제2금속패턴과 상기 제3비트라인은 제4콘택 플러그를 통해 연결되고, 상기 제1금속패턴과 상기 보조 퓨즈 패턴은 제5콘택 플러그를 통해 연결되고, 상기 보조 퓨즈 패턴과 상기 퓨즈는 제6콘택 플러그를 통해 연결되는 것을 특징으로 하는 반도체 소자의 퓨즈.
   
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제5항에 있어서,
   상기 제1, 제2, 제3, 제4, 제5, 제6콘택 플러그는 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
   
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 보조 퓨즈 패턴의 상부 및 상기 퓨즈 오픈영역에 노출된 상기 보조 퓨즈 패턴의 측면에는 각각 제1, 제2베리어절연막이 구비된 것을 특징으로 하는 반도체 소자의 퓨즈.
   
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제7항에 있어서,
   상기 제1, 제2베리어절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.
   
9. 퓨즈 오픈영역이 정의된 기판상에 제1, 제2 및 제3비트라인을 형성하되, 상기 제2비트라인은 상기 퓨즈 오픈영역내에 형성하고, 상기 제2비트라인 일측의 상기 퓨즈 오픈영역 외측에 상기 제1비트라인을 형성하며, 상기 제2비트라인 타측 상기 퓨즈 오픈영역 외측에 상기 제3비트라인을 형성하는 단계;
   상기 기판 전면에 층간절연막을 형성하는 단계;
   상기 층간절연막 상에 상기 퓨즈 오픈영역내에 배치되는 퓨즈, 상기 퓨즈 일측에 배치되어 상기 제1비트라인과 일부 중첩되는 제1금속패턴 및 상기 퓨즈 타측에 배치되어 상기 제2, 제3비트라인과 각각 일부 중첩되는 제2금속패턴을 형성하는 단계;
   양 끝단이 각각 상기 제1금속패턴과 상기 퓨즈에 콘택되며, 상기 퓨즈와 연결된 부분이 상기 퓨즈와 함께 블로잉되도록 상기 퓨즈 오픈영역으로 연장된 보조 퓨즈 패턴을 형성하는 단계; 및
   상기 기판 전면에 상기 퓨즈와 상기 퓨즈와 상기 보조 퓨즈 패턴이 연결된 부분을 노출시키는 보호막을 형성하여 단위 퓨즈 구성물을 형성하는 단계
   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
   
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 반도체 소자의 퓨즈는 단위 퓨즈 구성물을 복수개 형성하는 것으로, 이웃하는 단위 퓨즈 구성물들은 상기 보조 퓨즈 패턴이 서로 마주보지 않으며, 이웃하는 퓨즈 구성물의 상기 퓨즈와 상기 보조 퓨즈 패턴이 지그재그 방식으로 배열되도록 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
    
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 퓨즈와 상기 제1, 제2금속패턴은 동일층 상에 구리로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 퓨즈는 상기 보조 퓨즈 패턴과 중첩되는 돌출부를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
    
13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 퓨즈, 제1 및 제2금속패턴을 형성하기 이전에, 상기 층간절연막을 관통하는 복수의 콘택 플러그를 형성하는 단계를 더 포함하고,
    상기 복수의 콘택 플러그는 상기 제1비트라인과 상기 제1금속패턴을 연결하는 제1콘택 플러그, 상기 제2비트라인과 상기 퓨즈를 연결하는 제2콘택 플러그, 상기 제2비트라인과 상기 제2금속패턴을 연결하는 제3콘택 플러그 및 상기 제3비트라인과 상기 제2금속패턴을 연결하는 제4콘택 플러그를 포함하는 반도체 소자의 퓨즈 형성방법.
    
14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 제1, 제2금속패턴과 상기 퓨즈를 형성한 후에,
    상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하여 상기 제1금속패턴과 상기 보조 퓨즈 패턴을 연결하는 제5콘택 플러그 및 상기 퓨즈와 상기 보조 퓨즈 패턴을 연결하는 제6콘택 플러그를 형성하는 단계
    를 더 포함함을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
    
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제13항 또는 제14항에 있어서,
    상기 제1, 제2, 제3, 제4, 제5, 제6콘택 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
    
16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.

    제9항에 있어서,
    상기 보조 퓨즈 패턴의 상부 및 상기 퓨즈 오픈영역에 노출된 상기 보조 퓨즈 패턴의 측면에 각각 제1, 제2베리어절연막이 구비되도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.

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