KR930001658B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명 1실시예에 관계되는 반도체장치의 제조방법을 도시한 단면도.
제2도 및 제3도는 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 반도체기판 105 : 구
107 : N-확산층 108 : 산화막
109, 111 : 다결정실리콘막 110 : 층간절연막
112 : 게이트산화막
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 구형 캐패시터(溝型 capacitor)를 구비한 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체집적회로에 있어서, 작은 면적에 큰 용량의 캐패시터를 구성할 경우 반도체기판에 구를 형성하고 이 구를 이용하여 형성하는 방법이 행해지고 있다.
이와같은 구형 캐패시터의 단면구성을 제2도에 나타낸 바, 도면에 대하여 참조부호 1은 P형 반도체기판 및 2는 N-형 확산층 3은 절연막, 4는 다결정실리콘층이다. 캐패시터는 확산층(2) 및 다결정실리콘층(4)을 각각 양전극(兩電極)으로 하고 절연막(3)을 유전체막으로 하여 구성된다. 참조부호 6은 기체표면을 평탄화하기 위해 구내에 매립하여 형성된 다결정 실리콘층으로 이 다결정실리콘층(6)과 다결정실리콘층(4)는 절연막(5)에 의해 전기적으로 절연되어 있으며 참조부호 7은 층간절연막이다.
다결정실리콘층(6)을 도시된 바와 같이 매립하여 형성할 경우에는 우선 제3a도에 나타낸 바와 같이 다결정실리콘층(4)위에 절연막(5)을 형성한 후 그 절연막(5)위에 다결정실리콘층(6)이 구를 매립하도록 형성한다.
다음으로 제3b도에 도시된 바와 같이 절연막(5)을 에칭의 스톱퍼재료로 하여 다결정실리콘층(6)을 이방성에칭(異方性 eching)에 의해 에칭제거하면 다결정실리콘층(6)은 구내부에만 잔존하게 된다. 그 다음 공정으로 캐패시터전극인 다결정실리콘층(4)표면의 절연막(5)을 웨트에칭법(wet eching 法)에 의해 제거하게 되는데 이 경우 제3c도의 파선 A, B로 나타내어진 바와 같이 다결정실리콘층(4, 6)간에 형성된 절연막(5)의 표면부도 오버에칭(over eching)된다. 그 다음에 다결정실리콘층(4, 6)들을 열산화하여 층간절연막을 형성하지만 도시된 바와 같이 다결정실리콘층(4, 6)은 그 표면 뿐만 아니라 측면도 노출되어 있으므로 측면에서 부터 발생하는 산화에 의해 다결정실리콘층(4, 6)에 압력이 가해지고 파선(A, B)으로 나타낸 영역에 강한 스트레스(stress)가 발생한다. 이 결과 기판(1)은 다결정실리콘층(6)의 응력에 의해 그 그위 근방부에 결정결함(x기호로 도시함)이 발생하기 쉽고 리이크(leak)등의 문제가 발생한다.
또한 다결정실리콘층(6)을 구내부에만 잔존시키기 위한 에칭을 할 때 다결정실리콘층(4)의 표면에 이 에칭에 따른 손상이 따라오므로 이 다결정실리콘층(4)을 열산화하여 형성한 층간절연막의 내압은 충분한 것이 못된다.
더욱이 종래의 제조방법에서는 다결정 실리콘층(6)을 에칭제거할 때 스톱퍼로서의 절연막(5)을 일단 형성하고 그 후 다결정실리콘층(4)을 패턴닝하기 위해 절연막(5)을 제거하는 공정이 필요하며 따라서 제조공정이 복잡해 진다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로 종래의 제조방법에 있어서, 결정결함 및 층간내압의 열화가 발생하기 쉽고 또 제조공정이 복잡하다는 문제점을 개선하여 결정결함 및 층간내압의 열화를 방지하고 또한 제조공정의 간이화(簡易化)를 도모할 수 있는 반도체장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 반도체기판을 선택적으로 에칭하여 그 반도체기판(101)에 구(105)를 형성하는 공정과 상기 구의 측면 및 저면(底面)에 도전성 제1층(107)을 형성하는 공정과 상기 도전성 제1층 및 상기 반도체기판(101)위에 절연성 제2층(108)을 형성하는 공정과 상기 절연성 제2층위에 도전성 제3층(109)을 형성하는 공정과 상기 도전성 제3층을 패턴닝하여 캐패시터용 전극을 형성하는 공정과 상기 캐피시터용 전극을 피복하는 절연성 제4층(110)을 형성하는 공정과 상기 구(105)를 매립하도록 상기 제4층위에 제5층(111)을 형성하는 공정과 상기 제5층이 상기 구(105)내에만 잔존하도록 상기 제5층을 에칭하는 공정과 상기 제5층위에 절연성 제6층(112)을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
[작용]
상기 구성으로 된 본 발명의 반도체장치의 제조방법에 의하면 상기 제3층을 패턴닝하여 캐패시터전극을 형성한 다음 제4층이 형성되기 때문에 제3층을 패턴닝 하기 위해 제4층을 제거할 필요가 없고 그로 인해 그내부에 매립하여 형성된 제5층에 있어서 종래와 같이 그 측면이 노출되지 않고 따라서 표면만이 노출되는 형상을 갖는다. 그 결과 제6층을 형성하기 위한 열산화공정을 행하여도 제5층의 윗부분만 산화되므로 제5층에는 스트레스가 가해지지 않고 결정결함의 발생을 억제할 수 있다. 또 제4층이 에칭되지 않기 때문에 제3층에는 에칭등에 따른 손상이 전혀 가해지지 않는다. 이로인해 제3층 위에는 절연내압이 양호한 제4층이 형성될 수 있다. 더욱 이 제4층은 제5층을 패터닝할 때 에칭의 스톱퍼 및 층간절연 막으로서 작용하기 때문에 제5층 에칭의 스톱퍼로서 다른 막을 형성할 필요가 없고 따라서 제조공정을 간단화를 실현할 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예에 따른 1트랜지스터 1캐피시터형 메모리셀을 갖춘 반도체장치의 제조방법에 대하여 설명한다.
제1도는 본 발명의 1실시예에 관계되는 반도체장치의 제조 공정을 나타낸 단면도로서 우선 제1a도에 나타낸 바와 같이 P형 실리콘기판(101)의 표면에 소자분리용 필드산화막(102)을 형성한다. 다음에 기판(101)의 표면에 통상의 사진식각기법(Photo lithogratphy) 및 이온주입기법을 이용하여 N-형 확산층(103)을 도시된 바와 같이 선택적으로 형성한다. 그리고나서 CVD-SiO2막(104)를 퇴적한 후 그 소정영역에 개구(104a)를 형성한다. 그래서 CVD-SiO2막(104)를 마스크로하여 기판(101)을 예컨대 RIE(반응성이온에칭)에 의해 에칭하고 제1b도에 도시된 바와 같은 3㎛정도의 깊이를 갖는 구(105)를 형성한다.
그리고 제1c도에 도시된 바와 같이 N-형 불순물의 확산원으로서 예컨대 PSG막(106)을 구(105)의 내면을 포함한 전표면에 퇴적하고 이와 같이 형성된 반도체장치를 열처리함으로써 구(105)의 저면 및 측면 N-형 확산층(107)이 형성된다.
또한 제1d도에 도시된 바와 같이 PSG막(106) 및 CVD-SiO2막(104)을 에칭제거한 후 열산화를 행하여 구(105)의 내면 및 기판(101)의 표면에 막두께 200Å정도의 산화막(108)을 형성한다.
그리고 나서 제1e도에 도시된 바와 같이 전면에 예컨대 2000Å두께의 다결정실리콘막(109)를 퇴적하여 여기에 불순물을 도프한 후 캐피시터전극을 형성하기 위한 다결정실리콘막(109)을 패턴닝한다. 그 다음에 다결정실리콘막(109)를 열산화하고 1000Å정도의 층간절연막(110)을 형성하여서 이 층간 절연막(110) 전면에 6000Å정도의 다결정실리콘막(111)을 퇴적시킨 후 다결정실리콘층(111)을 드라이에칭법(drt eching 法)에 의해 에칭하여 구(105)내부에만 잔존하도록 한다.
마지막으로 제1f도에서는 다음과 같은 처리가 행해진다.
우선 기판(101)위의 산화막(108)을 제거하여 기판(101)의 표면을 노출시킨 후 열산화를 행하여 그 노출된 기판의 윗면 및 구(105)내에 잔존하는 다결정실리콘층(111) 윗면에 게이트산화막(112)를 형성한다. 그리고나서 이 게이트산화막(112) 위에 다결정실리콘막(113)을 퇴적하여 여기에 불순물을 도프한 후 다결정실리콘막(113)을 선택적으로 에칭하여 게이트전극을 형성한다. 그 다음에 통상의 이온주입기술에 의해 소오스 및 드레인영역 N-확산층(114a, 114b)를 형성한다.
이상 상술한 바와 같이 본 실시예에서는 캐패시터전극인 다결정실리콘층(109)을 패터닝하고 나서 층간절연막(110)을 형성하며 그 후에 구(105)를 다결정실리콘막(111)으로 매립하도록 하고 있다. 따라서 다결정실리콘막(111)의 측면이 종래와 같이 노출되지 않고 그 표면만이 노출되는 형상을 갖는다.
이로 인해 다결정실리콘막(111)의 윗면만이 산화되기 때문에 다결정실리콘막(111)에 강한 스트레스가 가해지는 것을 방지할 수 있고 결정결함의 발생을 억제할 수 있다.
그리고 다결정실리콘막(109)은 에칭에 따른 손상이 없기 때문에 양호한 내압을 갖는 층간 절연막(110)을 형성할 수 있다. 또한 층간절연막(110)은 다결정실리콘막(111)이 구(105)의 내부에만 잔존하도록 하게 하기 위한 드라이에칭시에 스톱퍼의 역활도 하고 있으므로 스톱퍼로서의 다른 막의 형성 및 제거가 필요하지 않고 따라서 종래공정에 비해 제조공정의 간단화를 도모할 수 있다.
뿐만 아니라 구내를 매립하는 막으로서 다결정실리콘막(111)이외의 스핀도포법에 의해 형성되는 실리콘산화막(spin on glass)을 이용할 수도 있다. 그리고 캐패시터의 유전체막인 산화막(108) 대신에 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 이루어진 3층구성의 막을 사용하여도 무방하다.
이와 같은 실리콘질화막을 이용한 절연막은 높은 유전율을 가지고 있기 때문에 보다 큰 용량을 얻을 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명의 반도체 장치의 제조방법에 따른 구형 캐패시터를 갖춘 반도체장치로는 결정결함의 발생 및 층간 내압의 열화를 방지할 수 있음과 더불어 제조공정의 간단화를 도모할 수 있다.
Claims (4)
- 반도체기판(101)을 선택적으로 에칭하여 그 반도체기판(101)에 구(105)를 형성하는 공정과, 상기 구(105)의 측면 및 저면에 도전성 제1층(107)을 형성하는 공정과, 상기 도전성 제1층(107) 윗면 및 상기 반도체기판(101)의 윗면에 절연성 제2층(108)을 형성하는 공정과, 상기 절연성 제2층(108)위에 도전성 제3층(109)을 형성하는 공정과, 상기 도전성 제3층(109)을 패터닝하여 캐패시터용 전극을 형성하는 공정과, 상기 캐패시터용 전극을 피복하는 절연성 제4층(110)을 형성하는 공정과, 상기 절연성 제4층(110)위에 상기 구(105)를 매립하는 제5층(111)을 형성하는 공정과, 상기 제5층(111)이 상기 구(105)내에만 잔존하도록 제5층(111)을 에칭하는 공정과, 상기 제5층(111)위에 절연성 제6층(112)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서 상기 절연성 제2층이 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 이루어진 3층구성으로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제5층(111)이 다결정실리콘층으로 된 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제5층(111)이 스핀도포법에 의해 형성된 실리콘산화막으로 된 것을 특징으로 하는 반도체장치의 제조방법.
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