JPS60234361A - Ｍｉｓ型半導体記憶装置の製造方法 - Google Patents
Ｍｉｓ型半導体記憶装置の製造方法Info
- Publication number
- JPS60234361A JPS60234361A JP59090386A JP9038684A JPS60234361A JP S60234361 A JPS60234361 A JP S60234361A JP 59090386 A JP59090386 A JP 59090386A JP 9038684 A JP9038684 A JP 9038684A JP S60234361 A JPS60234361 A JP S60234361A
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- JP
- Japan
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- groove
- film
- substance
- insulating film
- entire surface
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＩＳ型半導体記憶装置の製造方法に関する。
絶縁ゲート型電界効果トランジスタを用いた記憶装置と
して今日液も広く用いられているものは、−個のトラン
ジスタ及びそれに隣接して設けられた容量とによって構
成されたいわゆる″１トランジスタ型°′記憶装置でお
る。本記憶装置に於ては、トランジスタのゲートはワー
ド線に連結され、ソース、ドレイン拡散層の一方はティ
ジット線に連結され、容量ゲート下に蓄積された電荷の
有無が反転情報に対応する。１トランジスタ型記憶装置
に於ては電荷蓄積部の容量Ｃ８はＣ５＝ε８／ｌで与え
られる。ここでεは絶縁膜の誘電率、Ｓは電極面積ｔは
絶縁膜の膜厚である。
して今日液も広く用いられているものは、−個のトラン
ジスタ及びそれに隣接して設けられた容量とによって構
成されたいわゆる″１トランジスタ型°′記憶装置でお
る。本記憶装置に於ては、トランジスタのゲートはワー
ド線に連結され、ソース、ドレイン拡散層の一方はティ
ジット線に連結され、容量ゲート下に蓄積された電荷の
有無が反転情報に対応する。１トランジスタ型記憶装置
に於ては電荷蓄積部の容量Ｃ８はＣ５＝ε８／ｌで与え
られる。ここでεは絶縁膜の誘電率、Ｓは電極面積ｔは
絶縁膜の膜厚である。
近年、半導体装置の集積化の進展に伴い素子の微細化が
要請されている。１トランジスタ型記憶装置の微細化に
於ては、情報判定の容易さ、放射線への耐性を維持する
ためにＣａＯ値の減少は極力避けなければならない。こ
のため、従来技術に於ては絶縁膜の膜厚を薄くすること
によってＣ５の低下を抑えていたが、この方法も薄膜化
に伴うピンホール密度の増加、或いは耐圧の低下等のた
めに必ずしも充分な方法とは言えなかった。
要請されている。１トランジスタ型記憶装置の微細化に
於ては、情報判定の容易さ、放射線への耐性を維持する
ためにＣａＯ値の減少は極力避けなければならない。こ
のため、従来技術に於ては絶縁膜の膜厚を薄くすること
によってＣ５の低下を抑えていたが、この方法も薄膜化
に伴うピンホール密度の増加、或いは耐圧の低下等のた
めに必ずしも充分な方法とは言えなかった。
上記欠点を克服する手段として半導体基板内に溝を形成
し、該溝の側面及び底面を容量として利用することによ
り、上記Ｓの値を確保し、容量部の平面積の縮小を行う
ことにより、素子の微細化をはかるものである。本方法
に於ては半導体基板内に形成した溝部を平坦化すること
が重要でちる。
し、該溝の側面及び底面を容量として利用することによ
り、上記Ｓの値を確保し、容量部の平面積の縮小を行う
ことにより、素子の微細化をはかるものである。本方法
に於ては半導体基板内に形成した溝部を平坦化すること
が重要でちる。
その理由は溝形成による凹部が存在するとフォトレジス
トを用いたりソゲラフイエ程で７オトレジストが凹部に
溜まシ所望の素子パターンの焼き付けが困難となったシ
、或いは配線工程で配線に断切れが生ずるためである。
トを用いたりソゲラフイエ程で７オトレジストが凹部に
溜まシ所望の素子パターンの焼き付けが困難となったシ
、或いは配線工程で配線に断切れが生ずるためである。
本発明の目的は、プロセスの制御性の極めて良い溝の平
坦化法を与え、素子の歩留りの向上をはかるものである
。
坦化法を与え、素子の歩留りの向上をはかるものである
。
本発明のＭＩＳ型半導体記憶装置の製造方法は、容量部
の前記半導体基板内に溝を形成する工程と、該溝内部及
びそれ以外の容量部の前記半導体基板表面に絶縁膜を形
成する工程と、前記溝内部及びそれ以外の容量部の前記
絶縁膜上に第一の導電性物質よ構成る膜を被着して容量
部の電極となす工程と、前記第一の導電性物質よ構成る
膜上に該第−の物質とは異なる第二の物質よ構成る膜を
形成する工程と、前記第一の物質と同じか或いは異なる
第三の物質よ構成る膜を前記第二の物質より成る膜上に
被着して溝内部を充てんする工程と全面をエツチングす
ることにより前記溝部以外の部分に於て、前記第二の物
質の表面を算出する工程とを含んで構成される。
の前記半導体基板内に溝を形成する工程と、該溝内部及
びそれ以外の容量部の前記半導体基板表面に絶縁膜を形
成する工程と、前記溝内部及びそれ以外の容量部の前記
絶縁膜上に第一の導電性物質よ構成る膜を被着して容量
部の電極となす工程と、前記第一の導電性物質よ構成る
膜上に該第−の物質とは異なる第二の物質よ構成る膜を
形成する工程と、前記第一の物質と同じか或いは異なる
第三の物質よ構成る膜を前記第二の物質より成る膜上に
被着して溝内部を充てんする工程と全面をエツチングす
ることにより前記溝部以外の部分に於て、前記第二の物
質の表面を算出する工程とを含んで構成される。
次に１１本発明の実施例について、図面を参照し説明す
る。
る。
先ず、第１図に示した様に、シリコン基板１上には通常
の選択酸化工程を経て厚いフィールド酸化膜２が形成さ
れている。次に、全面に７オトレジスト３を塗布し通常
のリングラフィ工程によシフオドレジストのパターンを
形成し、次に反応性イオンエツチングによシ基板内に溝
を形成する。
の選択酸化工程を経て厚いフィールド酸化膜２が形成さ
れている。次に、全面に７オトレジスト３を塗布し通常
のリングラフィ工程によシフオドレジストのパターンを
形成し、次に反応性イオンエツチングによシ基板内に溝
を形成する。
用いるエツチングガスとしては、ＣＣ１ａなどが適当で
あり、溝の大きさとしては縦、横の寸法が０．５〜２．
０μｍ程度、また溝の深さは５〜１０μｍ程度が適当で
ある。
あり、溝の大きさとしては縦、横の寸法が０．５〜２．
０μｍ程度、また溝の深さは５〜１０μｍ程度が適当で
ある。
次に第２図に示した様に、フォトレジストを除去し、通
常の熱酸化によシ容量部の絶縁膜４を形成する。容量部
の絶縁膜としては通常の熱酸化膜のみを用いても良いが
、熱酸化膜とシリコン窒化膜とを組み合わせた多層膜を
用いることも可能である。膜厚としては数１０〜２００
Ｘ程度が適当である。次に、第３図に示す様に全面に多
結晶シリコン５を被着する。多結晶シリコン５の厚さは
溝内部が全部埋め尽くされてしまわない程度の膜厚とし
、通常の気相成長法で被着される。多結晶シリコン５に
はあらかじめ導電性不純物をドープしても良いし、ある
いは被着後に導電性不純物をドープしても良い。
常の熱酸化によシ容量部の絶縁膜４を形成する。容量部
の絶縁膜としては通常の熱酸化膜のみを用いても良いが
、熱酸化膜とシリコン窒化膜とを組み合わせた多層膜を
用いることも可能である。膜厚としては数１０〜２００
Ｘ程度が適当である。次に、第３図に示す様に全面に多
結晶シリコン５を被着する。多結晶シリコン５の厚さは
溝内部が全部埋め尽くされてしまわない程度の膜厚とし
、通常の気相成長法で被着される。多結晶シリコン５に
はあらかじめ導電性不純物をドープしても良いし、ある
いは被着後に導電性不純物をドープしても良い。
次に、熱酸化により全面に酸化膜６を形成する。
熱酸化膜の代りに全面に蛋化膜等を破着しても良い。膜
厚は２００〜３ｏｏＸ程度で良い。
厚は２００〜３ｏｏＸ程度で良い。
次に、第４図に示す様に全面に多結晶シリコン７を被着
する。多結晶シリコン７は溝内部が全部埋めた尽くされ
、更に、＃４部がｆｆＦ坦となる様に充分厚く被着する
。多結晶シリコンのかわりに酸化膜等の絶縁膜を気相成
長法で被着することも可能である。
する。多結晶シリコン７は溝内部が全部埋めた尽くされ
、更に、＃４部がｆｆＦ坦となる様に充分厚く被着する
。多結晶シリコンのかわりに酸化膜等の絶縁膜を気相成
長法で被着することも可能である。
次に、第５図で示した様に、全面をエツチングする。エ
ツチングは反応性イオンエツチングで行えるが、通常の
プラズマエツチング或いＶｉ湿式エツチングで行っても
良い、エツチングガスとして例えばＣＣｌ、に＃Ｒ素を
添加したカスを用いれば溝部以外の部分では酸化膜６に
よシエッチングの終止点を判定することは充分に可能で
あるため、溝内部の多結晶シリコン７のオーバーエツチ
ングの＠匿は軽微な段階で阻止できる。
ツチングは反応性イオンエツチングで行えるが、通常の
プラズマエツチング或いＶｉ湿式エツチングで行っても
良い、エツチングガスとして例えばＣＣｌ、に＃Ｒ素を
添加したカスを用いれば溝部以外の部分では酸化膜６に
よシエッチングの終止点を判定することは充分に可能で
あるため、溝内部の多結晶シリコン７のオーバーエツチ
ングの＠匿は軽微な段階で阻止できる。
次に、第６図に示した泳に、通常のフォトエツチング工
程により、容入電極を形成し、ゲート板化膜８を形成し
た後多結晶シリコン９を仮着し、フォトエツチング工程
によシゲート電極となす。
程により、容入電極を形成し、ゲート板化膜８を形成し
た後多結晶シリコン９を仮着し、フォトエツチング工程
によシゲート電極となす。
次に、第７図に示す様に、不純物イオン１０を注入する
ことによシ拡赦Ｒｆ１１１を形成する。
ことによシ拡赦Ｒｆ１１１を形成する。
次に、第８図に示す様に層間絶縁膜１２を形成し、コン
タクト開口を形成し、金属電極１３を形成して記憶装置
を完成できる。
タクト開口を形成し、金属電極１３を形成して記憶装置
を完成できる。
第１図乃至第８図に本発明の一実施例を説明するだめの
断面図である。 同図に於て、 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・フォトレジスト、４・・・・
・・絶縁膜、５・・・・・・多結晶シリコン、６・・・
・・・熱酸化膜、７・・・・・・多結晶シリコン或いは
酸化膜、８・・・・・・ゲー ト酸化膜、９・・・°゛
°多結晶シリコン、１０・・・・・・不純物イオンビー
ム、Ｊｌ・・・・・・拡散層、１２・・・・・・層間絶
縁膜、１３・・・・・・金属電極である。 化４人 弁”士 内 原 町：Ｊ璽 ゝ・〜、−− 区 図 幻 家 鳳 区 区 Ｃ）十 家 城 区 区 喝 ＼ 寛 家 ト ね 鞍 家
断面図である。 同図に於て、 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・フォトレジスト、４・・・・
・・絶縁膜、５・・・・・・多結晶シリコン、６・・・
・・・熱酸化膜、７・・・・・・多結晶シリコン或いは
酸化膜、８・・・・・・ゲー ト酸化膜、９・・・°゛
°多結晶シリコン、１０・・・・・・不純物イオンビー
ム、Ｊｌ・・・・・・拡散層、１２・・・・・・層間絶
縁膜、１３・・・・・・金属電極である。 化４人 弁”士 内 原 町：Ｊ璽 ゝ・〜、−− 区 図 幻 家 鳳 区 区 Ｃ）十 家 城 区 区 喝 ＼ 寛 家 ト ね 鞍 家
Claims (1)
- 一導電型半導体基板上の一個の絶縁ゲート型電界効果ト
ランジスタ及びそれに隣接して設けられた容量を情報単
位とチるＭＩＳ型半導体記憶装置の製造方法に於て、容
量部の前記半導体基板に溝を形成する工程と、該溝内部
及びそれ以外の容量部の前記半導体基板表面に単層或い
は多層の絶縁膜を形成する工程と、前記絶縁膜上に第一
の導電性物質よυ成る膜を被着する工程と、前記第一の
導電性物質よυ成る膜上に第二の物質より成る膜を形成
する工程と、第一の物質と同じか、或いは異なる第三の
物質よ構成る膜を全面に被着し、溝内部を完全に埋め尽
くす工程と、エツチングにより、溝部以外の領域に於て
、前記第二の物質の表面を露出する工程とを含むことを
特徴とするＭＩＳ型半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090386A JPS60234361A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090386A JPS60234361A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234361A true JPS60234361A (ja) | 1985-11-21 |
Family
ID=13997135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090386A Pending JPS60234361A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| JPH04164367A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-05-07 JP JP59090386A patent/JPS60234361A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| JPH04164367A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体装置の製造方法 |
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