JPH04164367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04164367A JPH04164367A JP2291548A JP29154890A JPH04164367A JP H04164367 A JPH04164367 A JP H04164367A JP 2291548 A JP2291548 A JP 2291548A JP 29154890 A JP29154890 A JP 29154890A JP H04164367 A JPH04164367 A JP H04164367A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に溝型容量メ
モリセルの形成方法に関する。
モリセルの形成方法に関する。
第２図（ａ）〜（ｆ）は従来の溝型容量メモリセルの形
成方法を説明するための工程順断面図である。
成方法を説明するための工程順断面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板９
の表面にフィールド酸化膜１を形成して素子形成領域を
区画し、その素子形成領域内に溝を設け、その溝ならび
に近傍にＮ１拡散層８を設け、容量絶縁膜２を形成する
。
の表面にフィールド酸化膜１を形成して素子形成領域を
区画し、その素子形成領域内に溝を設け、その溝ならび
に近傍にＮ１拡散層８を設け、容量絶縁膜２を形成する
。
次に、第２図（ｂ）に示すように、減圧ＣＶＤ法を用い
てポリシリコン膜３を成長し、リンを拡散して導電性を
良好にする。
てポリシリコン膜３を成長し、リンを拡散して導電性を
良好にする。
次に、第２図（Ｃ）に示すように表面平坦化の為に、減
圧ＣＶＤ法を用いてポリシリコン膜などの堆積層４を形
成して溝を埋める０次に、第２図（ｄ）に示すように、
ドライエツチング法によって堆積膜４をエッチバックし
、溝の埋戻しを完了する。次に、第２図（ｅ）に示すよ
うに、気相成長法を用いて、酸化シリコンなどの絶縁膜
５を形成する。
圧ＣＶＤ法を用いてポリシリコン膜などの堆積層４を形
成して溝を埋める０次に、第２図（ｄ）に示すように、
ドライエツチング法によって堆積膜４をエッチバックし
、溝の埋戻しを完了する。次に、第２図（ｅ）に示すよ
うに、気相成長法を用いて、酸化シリコンなどの絶縁膜
５を形成する。
次に、第２図（ｆ）に示すように、容量絶縁膜２、ポリ
シリコン膜３及び絶縁膜５の積層膜をパターニングし溝
容量の形成を完了する。引き続いて、ゲート酸化膜６、
Ｎ＋拡散層１０、ゲート電極７を形成するとメモリセル
ができる。
シリコン膜３及び絶縁膜５の積層膜をパターニングし溝
容量の形成を完了する。引き続いて、ゲート酸化膜６、
Ｎ＋拡散層１０、ゲート電極７を形成するとメモリセル
ができる。
上述した気相成長により容量電極上に絶縁膜を形成する
従来の技術では、気相反応で出来たシリコン酸化物など
の絶縁物がパーティクル（粒状のごみ）としてウェハー
表面に付着する。又、気相反応装置内面にそれまでに堆
積したシリコン酸化物が発塵源となって気相反応装置内
で処理中のウェハー表面にパーティクルとして付着する
ため、収率を低下させるという欠点があった。
従来の技術では、気相反応で出来たシリコン酸化物など
の絶縁物がパーティクル（粒状のごみ）としてウェハー
表面に付着する。又、気相反応装置内面にそれまでに堆
積したシリコン酸化物が発塵源となって気相反応装置内
で処理中のウェハー表面にパーティクルとして付着する
ため、収率を低下させるという欠点があった。
更に、段差部に於ける絶縁膜の被着率を向上するために
は、成長速度の遅い高温の減圧ＣＶＤ法を用いなければ
ならず、量産性が低いという欠点があった。
は、成長速度の遅い高温の減圧ＣＶＤ法を用いなければ
ならず、量産性が低いという欠点があった。
本発明の半導体装置の製造方法は、半導体基板に設けら
れた溝とその近傍に容量絶縁膜及びポリシリコン膜を積
層して形成する工程と、前記ポリシリコン膜の表面を熱
酸化して絶縁膜を形成する工程と・、所定の堆積膜を形
成したのちエッチバックを行ない前記漬を埋め戻す工程
と、前記積層膜をパターニングして溝容量を形成する工
程とを含むというものである。
れた溝とその近傍に容量絶縁膜及びポリシリコン膜を積
層して形成する工程と、前記ポリシリコン膜の表面を熱
酸化して絶縁膜を形成する工程と・、所定の堆積膜を形
成したのちエッチバックを行ない前記漬を埋め戻す工程
と、前記積層膜をパターニングして溝容量を形成する工
程とを含むというものである。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための工程順断面図である。
ための工程順断面図である。
まず第１図（ａ）に示すように、従来例と同様にして溝
とその近傍部に容量絶縁膜２を形成する。
とその近傍部に容量絶縁膜２を形成する。
次に、第１図（ｂ）に示すようにポリシリコン膜３ａを
成長するが、その際従来例の膜厚く２５０ｎｍ前後）よ
り約１００ ｎｍ厚く成長する。この１１００ｎ分を酸
化して、絶縁膜を形成するためである。ポリシリコン膜
３ａ成長後導電性をもたせるために熱拡散法によりリン
拡散する。
成長するが、その際従来例の膜厚く２５０ｎｍ前後）よ
り約１００ ｎｍ厚く成長する。この１１００ｎ分を酸
化して、絶縁膜を形成するためである。ポリシリコン膜
３ａ成長後導電性をもたせるために熱拡散法によりリン
拡散する。
次に、ウェハーを熱酸化炉に入れ、ポリシリコン膜３ａ
の表面の約１１００ｎ分を酸化すると約１５０ｎｍの酸
化膜（絶縁膜５ａ）が得られる。
の表面の約１１００ｎ分を酸化すると約１５０ｎｍの酸
化膜（絶縁膜５ａ）が得られる。
次に、第１図（ｄ）に示すよに溝を埋めるなめに、減圧
ＣＶＤ法によりポリシリコンなどの堆積膜４ａを形成し
、更に、第１図（ｅ）に示すように、堆積膜４ａをエッ
チ・バックし溝を埋め戻す作業を完了する０次に、第１
図（ｆ）に示すように、容量絶縁膜２、ポリシリコン膜
３ａ及び絶縁膜５ａの積層膜をパターニングして溝容量
の形成を完了したのちゲート酸化膜６の形成、ゲート電
極の形成を行うことにより溝容量型のメモリセルが得ら
れる。
ＣＶＤ法によりポリシリコンなどの堆積膜４ａを形成し
、更に、第１図（ｅ）に示すように、堆積膜４ａをエッ
チ・バックし溝を埋め戻す作業を完了する０次に、第１
図（ｆ）に示すように、容量絶縁膜２、ポリシリコン膜
３ａ及び絶縁膜５ａの積層膜をパターニングして溝容量
の形成を完了したのちゲート酸化膜６の形成、ゲート電
極の形成を行うことにより溝容量型のメモリセルが得ら
れる。
以上説明したように本発明は、容量絶縁膜上に堆積した
ポリシリコン膜を酸化して絶縁膜を形成するため、従来
問題であった気相成長装置内のシリコン酸化膜によるウ
ェハー表面へのパーティクル付着を回避することができ
るので、溝容量形成工程における収率向上がもたらされ
る。
ポリシリコン膜を酸化して絶縁膜を形成するため、従来
問題であった気相成長装置内のシリコン酸化膜によるウ
ェハー表面へのパーティクル付着を回避することができ
るので、溝容量形成工程における収率向上がもたらされ
る。
又、この絶縁膜の形成に必要なポリシリコン膜は、容量
電極用のポリシリコン膜を厚めに形成すればよく、又、
その酸化は一般的な熱酸化法で可能であり、気相成長法
に比べ量産性がよい。
電極用のポリシリコン膜を厚めに形成すればよく、又、
その酸化は一般的な熱酸化法で可能であり、気相成長法
に比べ量産性がよい。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順断面図、第２図（ａ）〜（ｆ＞は従来例を説
明するための工程順断面図である。 １・・・フィールド酸化膜、２・・・容量絶縁膜、３゜
３ａ・・・ポリシリコン膜、４，４ａ・・・堆積膜、５
゜５ａ・・・絶縁膜、６・・・ゲート酸化膜、７・・・
ゲート電極、８・・・Ｎ＋拡散層、９・・・Ｐ型シリコ
ン基板。
めの工程順断面図、第２図（ａ）〜（ｆ＞は従来例を説
明するための工程順断面図である。 １・・・フィールド酸化膜、２・・・容量絶縁膜、３゜
３ａ・・・ポリシリコン膜、４，４ａ・・・堆積膜、５
゜５ａ・・・絶縁膜、６・・・ゲート酸化膜、７・・・
ゲート電極、８・・・Ｎ＋拡散層、９・・・Ｐ型シリコ
ン基板。
Claims (1)
- 半導体基板に設けられた溝とその近傍に容量絶縁膜及
びポリシリコン膜を積層して形成する工程と、前記ポリ
シリコン膜の表面を熱酸化して絶縁膜を形成する工程と
、所定の堆積膜を形成したのちエッチバックを行ない前
記溝を埋め戻す工程と、前記積層膜をパターニングして
溝容量を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291548A JPH04164367A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291548A JPH04164367A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04164367A true JPH04164367A (ja) | 1992-06-10 |
Family
ID=17770342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291548A Pending JPH04164367A (ja) | 1990-10-29 | 1990-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04164367A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234361A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
-
1990
- 1990-10-29 JP JP2291548A patent/JPH04164367A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234361A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | Ｍｉｓ型半導体記憶装置の製造方法 |
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
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