JPS62120061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62120061A JPS62120061A JP26025985A JP26025985A JPS62120061A JP S62120061 A JPS62120061 A JP S62120061A JP 26025985 A JP26025985 A JP 26025985A JP 26025985 A JP26025985 A JP 26025985A JP S62120061 A JPS62120061 A JP S62120061A
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- JP
- Japan
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- film
- coil
- groove
- forming
- ferrite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法であって、半導体基板４二に設け
られた溝に複数の種類の膜を形成することにより、パタ
ーン精度の良好なコイルの作成を可使とする。
られた溝に複数の種類の膜を形成することにより、パタ
ーン精度の良好なコイルの作成を可使とする。
本発明は半導体装こに関するものであり、特に半導体基
板上に作成されるコイルの製造方法に関するものである
。
板上に作成されるコイルの製造方法に関するものである
。
昨今の飛躍的な技術進歩により、トランジスタ、容ｊｌ
Ｅ ＋抵抗等の電子部品は、益々微細化されて゛ｈ導体
基板りに集積化されている。
Ｅ ＋抵抗等の電子部品は、益々微細化されて゛ｈ導体
基板りに集積化されている。
しかし電子部品の１つであるコイルは一般に集積化され
ていない、それはコイルがトランジスタ等と異なり１機
律北、立体的構造でなければならないからである。
ていない、それはコイルがトランジスタ等と異なり１機
律北、立体的構造でなければならないからである。
このように従来の製造方法によればトランジスタ等の上
面構造の素子を作成するものであるから、立体的構造を
必要とするコイルの製造方法に適していない。
面構造の素子を作成するものであるから、立体的構造を
必要とするコイルの製造方法に適していない。
しかし最近では更に半導体装置の集積度を上げるために
、トランジスタを縦型にしたり配線を多層にするなど、
半導体装置の立体化技術が進んでいる。
、トランジスタを縦型にしたり配線を多層にするなど、
半導体装置の立体化技術が進んでいる。
本発明はかかる従来技術に管口して創作されたものであ
り、高性鋤で高精度の微細パターンのコイルを形成する
半導体装置の製造方法の提供を目的とする。
り、高性鋤で高精度の微細パターンのコイルを形成する
半導体装置の製造方法の提供を目的とする。
本発明は半導体基板に溝を形成した後、該溝に第１の絶
縁膜を形成する工程と、前記第２の絶縁膜上に磁気シー
ルド用の強磁性体膜を被着した後、該強磁性体膜上に第
２の絶縁膜を被着する工程と、前記第２の絶縁膜上に第
１の導電膜を形成した後にこれをパターニングしてコイ
ルの下側部を形成し、さらにその上に第３の絶縁膜を被
着する工程と、前記溝の中が埋まるように前記第３の絶
縁膜上に磁心用の強磁性体膜を形成し、さらにその上に
第４の絶縁膜を被着する工程と、前記第３の絶縁膜、第
４の絶縁膜に前記第１の導電膜に達するコンタクトホー
ルを形成した後に第２の導電膜を形成する工程と、前記
コイルの下側部を形成する第１の導電膜と前記第２の導
電膜とによりコイルが形成されるように、該第２の導電
膜をパターニングする工程とを有することを特徴とする
。
縁膜を形成する工程と、前記第２の絶縁膜上に磁気シー
ルド用の強磁性体膜を被着した後、該強磁性体膜上に第
２の絶縁膜を被着する工程と、前記第２の絶縁膜上に第
１の導電膜を形成した後にこれをパターニングしてコイ
ルの下側部を形成し、さらにその上に第３の絶縁膜を被
着する工程と、前記溝の中が埋まるように前記第３の絶
縁膜上に磁心用の強磁性体膜を形成し、さらにその上に
第４の絶縁膜を被着する工程と、前記第３の絶縁膜、第
４の絶縁膜に前記第１の導電膜に達するコンタクトホー
ルを形成した後に第２の導電膜を形成する工程と、前記
コイルの下側部を形成する第１の導電膜と前記第２の導
電膜とによりコイルが形成されるように、該第２の導電
膜をパターニングする工程とを有することを特徴とする
。
半導体基板に形成された溝を利用するので、立体的構造
のコイルの形成が容易となる。
のコイルの形成が容易となる。
コイルの大きさは最初の工程で形成される溝の深さ１幅
によって一義的に決定でき、その後の工程による依存性
は少ない。
によって一義的に決定でき、その後の工程による依存性
は少ない。
磁気シールド層はコイルの外側を囲むように溝の中に形
成されるので、効果的な磁気シールドがｉｉｆ箋となる
。
成されるので、効果的な磁気シールドがｉｉｆ箋となる
。
磁心としての磁性体材料のコイルへの装填は。
溝の中に埋め込むという自己整合的な工程により行われ
１位置合わせを必要としない、従って位置合わせずれは
生じない。
１位置合わせを必要としない、従って位置合わせずれは
生じない。
第１の導電層と第２の導−１膜１層とを接続するコンタ
クトホールの位こは溝の外側であって溝の深さは浅いの
で、コンタクトホールの形成が容易である。
クトホールの位こは溝の外側であって溝の深さは浅いの
で、コンタクトホールの形成が容易である。
次に図を参照しながら本発明の実施例に係る半導体装置
のｔＪＪ造方法について説明する。第１図は末完１」の
実施例に係るコイルの製造工程を示す断面図である。第
２図はコイルを形成する高融点金属膜のパターンを示す
上面図である。
のｔＪＪ造方法について説明する。第１図は末完１」の
実施例に係るコイルの製造工程を示す断面図である。第
２図はコイルを形成する高融点金属膜のパターンを示す
上面図である。
（工程１）
Ｓ１／！板ｌに異方性エツチングにより溝２を形成した
後に、熱酸化により絶縁用のＳ、０２膜３を形成する。
後に、熱酸化により絶縁用のＳ、０２膜３を形成する。
（工程２）
次に５１０２膜３上にスパッタリングにより磁気シール
ド用のフェライト４を形成し、その上にＣＶＤ技術によ
り絶縁用のＳ、０２膜５を形成する。
ド用のフェライト４を形成し、その上にＣＶＤ技術によ
り絶縁用のＳ、０２膜５を形成する。
（工程３）
次に５１０２膜をレジストを介してパターニングした後
、＋ｌ５１０２膜６をマスクとしてフェライト４をパタ
ーニングする。
、＋ｌ５１０２膜６をマスクとしてフェライト４をパタ
ーニングする。
（工程４）
次に高融点金属膜（Ｔｉ Ｓｉ Ｉ模、−８１膜、圓。
Ｓ１膜。
ＴａＳｉ膜など）６を形成した後、パターニングを行っ
てコイルの下側部を形成する。このときのパターニング
形状は第２図に示すように帯状で溝２を横切っている。
てコイルの下側部を形成する。このときのパターニング
形状は第２図に示すように帯状で溝２を横切っている。
（工程５）
次にＣＶＤ技術によりＳ＋０２膜７を形成した後、磁心
用のフェライト８を溝の〜中が埋まるように厚く堆積さ
せる。
用のフェライト８を溝の〜中が埋まるように厚く堆積さ
せる。
（工程６）
次に溝の中にのみフェライト８が残存するように、フェ
ライト８の等方性ニー２チングを行う、その後、ＣＶＤ
技術によりＳ、０２膜９を形成する。
ライト８の等方性ニー２チングを行う、その後、ＣＶＤ
技術によりＳ、０２膜９を形成する。
（工程７）
次にコイル下側部の帯状の高融点金属膜５に接続するた
め５１２１Ｆ２７ 、９にコンタクトホールをあげ、そ
の上から高融点金属膜ｌＯを形成する。その後、第２図
に示すように高融点金属［１０のパターニングを行って
コイルの上側部を形成する。
め５１２１Ｆ２７ 、９にコンタクトホールをあげ、そ
の上から高融点金属膜ｌＯを形成する。その後、第２図
に示すように高融点金属［１０のパターニングを行って
コイルの上側部を形成する。
このようにして立体的構造のコイルを作成することがで
きる。
きる。
次にこのコイルの製造方法の特徴又は効果を説１月する
。
。
まず本発明の実施例によれば、半導体基板に形成された
溝を利用し、基本的にこの溝の中に形成するものだから
、立体的構造のコイルの形成が容易である。
溝を利用し、基本的にこの溝の中に形成するものだから
、立体的構造のコイルの形成が容易である。
また工程１に示すように、コイルの大きさは最初の工程
である溝の大きさく＠又は深さ）によって一義的に決定
され、その後の工程、例えば位置合わせ等によって左右
されない、従って所定の形状のコイルを容易に形成する
ことができる。
である溝の大きさく＠又は深さ）によって一義的に決定
され、その後の工程、例えば位置合わせ等によって左右
されない、従って所定の形状のコイルを容易に形成する
ことができる。
磁気シールド用のフェライト４はコイル本体の高融点金
属膜６を囲むように溝の中に形成されるので、特に複雑
な位置合わせも必要とせず、しかも磁気シールドの効果
は太さい。
属膜６を囲むように溝の中に形成されるので、特に複雑
な位置合わせも必要とせず、しかも磁気シールドの効果
は太さい。
磁心用のフェライト８をコイル中に装填するという作業
は、工程５．６に示すように溝２の中に埋め込むことに
より自己整合的に行われるものであるから容易であり、
位と合わせも必要としない、なお磁心用のフェライト８
はコイルの磁束密度を増やすためのものであるから、必
要なければ設けなくてもよい。
は、工程５．６に示すように溝２の中に埋め込むことに
より自己整合的に行われるものであるから容易であり、
位と合わせも必要としない、なお磁心用のフェライト８
はコイルの磁束密度を増やすためのものであるから、必
要なければ設けなくてもよい。
また高融合点金属膜５と９を接続するためのコンタクト
ホールの形成位置は溝の外側の部分である。従って通常
のコンタクトホールの形成と同じであり、その形成は容
易である。
ホールの形成位置は溝の外側の部分である。従って通常
のコンタクトホールの形成と同じであり、その形成は容
易である。
第３図は本発明の実施例に係るコイルのインダクタンス
の調整を行う構成図である。１１はチューニング回路で
あり、端子ｌと２の間のコイルのインダクタンスの値を
所定の値に設定する。
の調整を行う構成図である。１１はチューニング回路で
あり、端子ｌと２の間のコイルのインダクタンスの値を
所定の値に設定する。
Ｑｌ、Ｇ２はトランジスタで、チューニング回路１１の
Ｇｌ、Ｇ２出力によりオン−オフ制御される。Ｓｌ、Ｓ
２は不図示の電流源に接続された端子であり１．Ｈｌ、
Ｈ２はヒユーズである。
Ｇｌ、Ｇ２出力によりオン−オフ制御される。Ｓｌ、Ｓ
２は不図示の電流源に接続された端子であり１．Ｈｌ、
Ｈ２はヒユーズである。
第３図におけるコイルのインダクタンスの値は、ヒユー
ズＨ１を介した端子ａと端子ｌとの間のコイルによって
与えられる。いまこのインダクタンスの値が所定の値よ
り小さいとチューニング回路１１が判別すると、Ｇｌ出
力によりトランジスタＱｌをオンし、端１’ｓｌから電
流を流し込んでヒユーズ１を溶断する。これによりイン
ダクタンスのｆｌは端子すと端子１とのコイルによって
かえられることになる。このようにして所定の値のイン
ダクタンスのコイルを得ることができる。
ズＨ１を介した端子ａと端子ｌとの間のコイルによって
与えられる。いまこのインダクタンスの値が所定の値よ
り小さいとチューニング回路１１が判別すると、Ｇｌ出
力によりトランジスタＱｌをオンし、端１’ｓｌから電
流を流し込んでヒユーズ１を溶断する。これによりイン
ダクタンスのｆｌは端子すと端子１とのコイルによって
かえられることになる。このようにして所定の値のイン
ダクタンスのコイルを得ることができる。
第４図は第３図と同様に末完「貝の実施例に係るコイル
のインダクタンスの調整を行う構成図であるが、第３図
がヒユーズを溶断する固定式であるのに対し、第４図は
可変式である点で異なる６図において１２はチューニン
グ回路、Ｑ３〜Ｑ５がトランジスタ、Ｇ３−Ｇ６はチュ
ーニング回路１１の出力である。端子３と端子Ｃとの間
のコイルのインダクタンスを得たいとぎ、チューニング
回路１２は出力６３〜Ｇ６によりＧ３をオンし、Ｑ４〜
Ｑ６をオフする。また端子３と端子４との間の全コイル
のインダクタンスを得たいとき。
のインダクタンスの調整を行う構成図であるが、第３図
がヒユーズを溶断する固定式であるのに対し、第４図は
可変式である点で異なる６図において１２はチューニン
グ回路、Ｑ３〜Ｑ５がトランジスタ、Ｇ３−Ｇ６はチュ
ーニング回路１１の出力である。端子３と端子Ｃとの間
のコイルのインダクタンスを得たいとぎ、チューニング
回路１２は出力６３〜Ｇ６によりＧ３をオンし、Ｑ４〜
Ｑ６をオフする。また端子３と端子４との間の全コイル
のインダクタンスを得たいとき。
チューニング回路１２はＱ３〜Ｑ５をオフし、Ｑ６＋オ
ンする。このように自在に所定のインダクタンスを備え
たコイルを得ることができる。
ンする。このように自在に所定のインダクタンスを備え
たコイルを得ることができる。
以１説明したように、本発明によれば多層配線技術およ
び半導体基板に形成された溝の利用により、高精度パタ
ーンで立体的構造のコイルを容易に作成することができ
る。
び半導体基板に形成された溝の利用により、高精度パタ
ーンで立体的構造のコイルを容易に作成することができ
る。
第１図は本発明の実施例に係るコイルの製造方法を説明
する断面図であり、第２図は本発明の実施例に係るコイ
ルを形成する高融焦合）ｉ！膜のパターンを示すＬ面図
である。 ｆｊｒｊ３図と第４図は本発明の実施例に係るコイルの
インダクタンスのｒｌＪ整を行う構成図である。 ｌ・・・５１基板（半導体基板） ２・・・溝 ３．５，７．９・・・５１０２膜（絶縁膜）４．８・・
・フェライト（強磁性体膜）６．１０・・・高融点金属
膜（導電膜）ｒ・ １、 代理人 弁理士 井桁 貞−、ｊ、、； 、、 、ｌ。 第３図 第４図 「０
する断面図であり、第２図は本発明の実施例に係るコイ
ルを形成する高融焦合）ｉ！膜のパターンを示すＬ面図
である。 ｆｊｒｊ３図と第４図は本発明の実施例に係るコイルの
インダクタンスのｒｌＪ整を行う構成図である。 ｌ・・・５１基板（半導体基板） ２・・・溝 ３．５，７．９・・・５１０２膜（絶縁膜）４．８・・
・フェライト（強磁性体膜）６．１０・・・高融点金属
膜（導電膜）ｒ・ １、 代理人 弁理士 井桁 貞−、ｊ、、； 、、 、ｌ。 第３図 第４図 「０
Claims (1)
- 【特許請求の範囲】 半導体基板に溝を形成した後、該溝に第１の絶縁膜を
形成する工程と、 前記第２の絶縁膜上に磁気シールド用の強磁性体膜を被
着した後、該強磁性体膜上に第２の絶縁膜を被着する工
程と、 前記第２の絶縁膜上に第１の導電膜を形成した後にこれ
をパターニングしてコイルの下側部を形成し、さらにそ
の上に第３の絶縁膜を被着する工程と、 前記溝の中が埋まるように前記第３の絶縁膜上に磁心用
の強磁性体膜を形成し、さらにその上に第４の絶縁膜を
被着する工程と、 前記第３の絶縁膜、第４の絶縁膜に前記第１の導電膜に
達するコンタクトホールを形成した後に第２の導電膜を
形成する工程と、 前記コイルの下側部を形成する第１の導電膜と前記第２
の導電膜とによりコイルが形成されるように、該第２の
導電膜をパターニングする工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26025985A JPS62120061A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26025985A JPS62120061A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120061A true JPS62120061A (ja) | 1987-06-01 |
Family
ID=17345562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26025985A Pending JPS62120061A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120061A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| JPH0653414A (ja) * | 1992-07-31 | 1994-02-25 | Mitsubishi Electric Corp | マイクロ波集積回路 |
| JP2014072241A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072240A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072239A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
-
1985
- 1985-11-20 JP JP26025985A patent/JPS62120061A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| JPH0653414A (ja) * | 1992-07-31 | 1994-02-25 | Mitsubishi Electric Corp | マイクロ波集積回路 |
| JP2014072241A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072240A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072239A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
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