JPH04152526A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子の高密度微細化にともなう多層
配線形成プロセスにおいて、微細スルーホール導通を確
保することができるようにした半導体素子の製造方法に
関するものである。

（従来の技術） 第４図（ａ）ないし第４図（ｅ）は従来の多層メタル配
線形成方法の工程断面図であり、この第４図（ａ）〜第
４図（ｆ）により、従来の多層メタル配線形成方法につ
いて説明する。

まず、第４図（ａ）に示すように、半導体基板１上に第
１層メタル２を形成した後、第４図０））に示すように
、第１層メタル２をパターン化し、次いで、第４図（ｃ
）に示すように、層間絶縁膜３を半導体基板１の全面に
形成する。

次に、第４図（社）に示すように、第１層メタル配線２
と導通をとるために、スルーホール４を周知のホトリソ
エツチングにより形成する。

その後、第４図（ｅ）に示すように、２層目メタル配線
５を半導体基板１の全面に形成し、２層目メタル配線５
のパターン化を行う、かくして、２層目メタル配線５は
スルーホール４を通して１層目メタル配線２と導通状態
となる。

２層目以降の多層配線形成プロセスは上記工程を繰り返
すことにより、最上層メタル配線パターンを形成し、最
後に表面保護膜を半導体基板全面に形成し、ポンディン
グバット部の表面保護膜をホトリソエツチングにより除
去し、プロセスを終了する。

（発明゛が解決しようとする課題） しかしながら、上記多層メタル配線形成方法では、デバ
イスの高密度微細化にともない、（１）　　スルーホー
ル径の縮小化、 （２）　　層間絶縁膜平坦化技術導入による上下層メタ
ル配線間層間絶縁膜の厚膜化、 の２点から、スルーホール部分のアスペクト比を高める
ことになる。

この結果、スルーホール部のメタルカバレージが悪化し
、製品歩留り、ならびに製品の信転性を著しく低下させ
るという問題点があった。

この発明は上記従来技術が持っている問題点のうち、高
密度微細化多層配線プロセスでのスルーホール部の配線
力バレージ不足に起因する配線の信転性が低下するとい
う点について解決した半導体素子の製造方法を提供する
ものである。

（課題を解決するための手段） 二の発明は前記問題点を解決するために、半導体素子の
製造方法において、下層配線パターンの形成時または形
成後に下層配線パターンのスルーホール接続部にピラー
を形成する工程を導入したものである。

（作　用） この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、ピラーを形成すること
により、スルーホール開孔部において、スルーホール部
のスルーホール高／スルーホール径であるアスペクト比
を任意に制御でき、所定ノスルーホール部と上層の配線
カバレージを確保できることになり、したがって、前記
問題点を除去できる。

（実施例） 以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図０
）はその一実施例を説明するための工程断面図である。

まず、第１図（ａ）に示すように、半導体基板１１の全
面に第１Ｎメタル１２をスパッタ蒸着技術により、１．
Ｏｎ程度の厚さに形成し、その後、ＣＶＤ技術により、
ＳｉＯ！、ＳｔＮなどの絶縁膜１３を２５０℃〜４００
℃にて、１０００人程度０厚さに全面に形成する。

次に、多層配線を形成する際に使用する第２図（ａ）に
示すスルーホールパターンマスク１０１のスルーホール
部Ｉｏｔａ　（寸法ａ）をＯ〜０．９ｎ拡張した第２図
（ｂ）に示すスルーホール拡張パターンマスク１０２　
（１０２ａは寸法ｂ＝ａ＋（０〜０、９　）　ｎのスル
ーホール部）を用いて、周知のホトリソ技術により、第
１層メタル１２上に、絶縁膜パターンを第１図［有］）
に示すように形成する。

この際のスルーホール部拡張寸法は、第２図（ｃ）に示
す通常の第１層メタルパターンマスク１０３でのスルー
ホール部１０３ａと同一とする。

次に、絶縁膜１３をマスクにこれも周知のホトリソ技術
により、第１図（ｃ）に示すように、第１層メタル１２
を全面エツチングし、その膜厚が５０００人程度程度状
態、すなわち、膜厚が半分程度残る状態でエツチングを
終了する。

次に、第２図（ｃ）に示した第１層メタルパターンマス
ク１０３を用いて、これも周知のホトリソエツチング技
術により、第１図（ロ）に示すように、第１層メタル配
線パターン１２ａを形成する。

この段階で、第１層メタル配線パターン１２ａのスルー
ホール接続部にメタルピラー１２ｂが形成される。

次に、第１図（ｅｌ　ニ示すように、Ｓｔｏｗ、　５ｉ
ＯＮ。

５ｉｓＮａなどの層間絶縁膜１４をＣＶＤ技術により、
１３０００人程度の厚さに形成する。

次に、平坦化エツチングを行うために、第１図（ｆ）に
示すように、犠牲ＩＩ（レジスト、ＳＯＧなど）１５を
全面に形成する。

次に、第１図（８）に示すように、全面エツチングによ
り層間絶縁膜１４の平坦化を行い、その後、第２図（ａ
）に示すスルーホールパターンマスク１０１を用いて、
これも周知のホトリソエツチング技術により、第１図（
社）に示すように、スルーホール１６を開孔する。

最後に、第１図（＋）に示すように、第２層メタル１７
を全面にスパッタ蒸着により形成する。

以上の説明から類推されるように、ピラー１２ｂの高さ
ならびに層間絶縁膜１４の厚さの設定により、任意のス
ルーホール部のメタルカバレージの確立が可能である。

次に、この発明の第２の実施例について説明する。第３
図（ａ）ないし第３図（＋）はこの発明の第２の実施例
を説明するための工程断面図である。この第３図（ａ）
〜第３図（ｉ）において、第１図（ａ）〜第１図（ｉ）
と同一部分には同一符号を付して述べる。

まず、第３図（ａ）に示すように、半導体基板１１の全
面に第１層メタル１２を蒸着技術により、６０００人程
度０厚さに形成する。

次いで、周知のホトリソ技術により、第１層メタル１２
をパターン化して第１層メタル配線パターン１２ａを第
３図（１））に示すように形成する。

次に、ＣＶＤ技術により、ＳｉＪ、　ＳｉＮなとの絶縁
ｌ！１３を２５０°Ｃ〜４００°ｃにて、１０００人程
度０厚さにこの第３図（ｂ）に示すように、全面に形成
する。

次に、多層配線を形成する上で使用するスルーホールパ
ターンマスク１ｏ１　（第２図（ａ）　）のスルーホー
ル部１０１ａを０　＝　０．９　ｐｍ拡張した第２図（
ｂ）に示すスルーホール拡張パターンマスク１０２を用
いて、周知のホトリソエツチング技術により、第１層メ
タル配線パターン１２ａ上に絶縁膜パターンを形成する
。

この場合のスルーホール部１０２ａの拡張寸法は通常の
第１層メタル配線パターン１２ａのスルーホール部の寸
法と同一とする。

次に、半導体基板表面全面に第３図（ｃ）に示すように
、６０００人程度０厚さのメタル層１８をスパッタ蒸着
技術により形成する。

次に、第２図（ハ）に示すスルーホール拡張パターンマ
スク１０２を用いて、レジストパ９−７（図示せず）を
形成する。

次に、メタル層１８をこれも周知の技術によりエツチン
グして、第３図（ｄ）に示すように、第１層メタル配線
パターン１２ａのスルーホール該当部分に、６０００人
程度０厚さのメタルピラー１８ａを形成する。

次にＳｉＯｘ、　５ｉＯＮ、　５ｉＪａなどの層間絶縁
膜１４をＣＶＤ技術により、第３図（ｅ）に示すように
、１３０００λ程度の厚さに全面に形成する。

次に、平坦化エツチングを行うために、第３図（ｆ）に
示すように、犠牲膜１５（レジスト、ＳＯＧなど）を全
面に形成する。

次に、全面にエツチングにより、層間絶縁膜１４の平坦
化を第３図（８）に示すように行う。

その後、第２図（ａ）に示すスルーホールパターンマス
ク１０１を用いて、これも周知のホトリソエツチングに
より、第３図（社）に示すように、層間絶縁膜１４に開
孔し、スルーホール１６を形成する。

最後に、第３図（ｉ）に示すように、第２層メタル１７
を全面にスパッタ蒸着により形成し、一連の工程を終了
する。

この第３図（ａ）〜第３図（ｉ）の実施例の場合にも、
上記の説明から類推されるように、メタルピラー１８ａ
の高さならびに層間絶縁膜１４の厚さの設定により、任
意のスルーホール部メタルカバレージの確保が可能であ
る。

（発明の効果） 以上詳細に説明したように、この発明によれば、第１層
配線のスルーホール接続部にピラーを形成するようにし
たので、スルーホール開孔において、スルーホールのア
スペクト比を任意に制御でき、所定のスルーホール部と
第２層配線カバレージを確保することができる。したが
って、配線部、ひいては、デバイスの信較性向上が期待
できる。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｉ）はこの発明の半導体素
子の製造方法の第１の実施例を説明するための工程断面
図、第２図（ａ）は多層配線形成時に使用するスルーホ
ールパターンマスクの平面図、第２図（１））はこの発
明に適用するスルーホール拡張パターンマスクの平面図
、第２ｒｆ！Ｊ（ｃ）はこの発明に通用する第１層メタ
ルパターンマスクの平面図、第３図（ａ）ないし第３図
（ｉ）はこの発明の半導体素子の製造方法の第２の実施
例を説明するための工程断面図、第４図（ａｌないし第
４図（ｅ）は従来の多層メタル配線形成方法の工程断面
図である。 １１・・・半導体基板、１２・・・第１層メタル、１２
＝ａ・・・第１層メタル配線パターン、１２ｂ。 １８ａ・・・メタルピラー　１３・・・絶縁膜、１４・
・・層間絶縁膜、１５・・・犠牲膜、１６・・・スルー
ホール、Ｉ７・・・第２層メタル、１８・・・メタル層
。 ○１：スルーホールパタ １０１０ニスルーホール部 ンマス 第２ 図 本発明１ころける第１層メタルパタ （ｃ） 第２図 ンマヌ： り １０２ニスルーホール拡張バタ １０２ａニスルーホール部 ンマスク 第２図 １０３：第１層メタルパターンマスク １０３ｏニスルーホール部 フ −〇（ 妊 寸 Ｕ）

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に、第１層配線パターンの形成時、
   または形成後に、あらかじめスルーホール接続位置にス
   ルーホール径またはスルーホール径より大きい径を有す
   るピラーを形成する工程と、（ｂ）上記ピラー形成後、
   層間絶縁膜を形成するとともにこの層間絶縁膜を平坦化
   する工程と、（ｃ）上記層間絶縁膜の上記ピラー上にス
   ルーホールを開孔する工程と、 よりなる半導体素子の製造方法。