JPH08162532A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】下層配線上方にプラグを介して上層配線を良好
に形成する半導体装置の製造方法を提供する。 【構成】層間絶縁膜１上に下層配線２を形成し、全面に
層間絶縁膜３を形成した後、層間絶縁膜３をエッチング
して平坦化し、且つ下層配線２の上面を露出する。次
に、全面に導電体層５を形成した後、この導電体層５を
選択的にエッチングして下層配線２と接続したプラグを
形成する。次に、全面に層間絶縁膜を形成した後、この
層間絶縁膜３をエッチングして平坦化し、且つプラグの
上面を露出する。次に、全面に上層配線層を形成した
後、パターニングすることによりプラグに接続した上層
配線を形成する。コンタクト形状の悪化を抑え、コンタ
クト歩留りの低下、信頼性の劣化を防止し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に係り、特に下層配線へのコンタクト配線の形成方法
に関する。

【０００２】

【従来の技術】半導体装置に多層配線パターンを形成す
るにあたり、例えば下層配線上にコンタクトホールを開
口させて配線接続用プラグを形成し、その上に配線パタ
ーンを形成する方法は既に知られている。

【０００３】この方法では、下層配線上の層間絶縁膜に
プラグ形成用のコンタクトホールを形成する際、下層配
線の上面領域内にコンタクトホールが位置合わせされる
のが望ましい。

【０００４】

【発明が解決しようとする課題】しかしながら、例えば
配線幅とコンタクトホール径を等しくするような配線レ
イアウトにおいては、配線層とコンタクトホールがレジ
ストパターニングの際に位置合わせずれを起こすが、そ
の場合の例として図８に示す。

【０００５】すなわち、図８（ａ１）及び図８（ａ２）
において、層間絶縁膜１上に形成された下層配線２（線
幅：Ｗ）が形成されている。そして、その下層配線２は
層間絶縁膜３で覆われ、層間絶縁膜３上には直径がＷの
開口７を有するレジストパターン１６が下層配線２に対
してＷ′だけ位置ずれの状態で配置されている。

【０００６】この状態で下層配線２上のＳｉＯ₂系の膜
からなる層間絶縁膜３にコンタクトホール７ａを形成す
るためのエッチングを行うと、上述の位置合わせずれに
より下層配線２からはみ出た部分（Ｗ′）では図８
（ｂ）に示すように、下層配線２の下地のＳｉＯ₂系の
層間絶縁膜１もエッチングされ、その部位にスリット１
７が形成される。

【０００７】このスリット１７により、プラグ埋め込み
不良や配線形成における信頼性の劣化等につながる。

【０００８】そのため、従来、図９に示すように開口７
を有するレジストパターン１６ｂとして形成されたコン
タクトホール７ｂに埋没されるコンタクトプラグと接続
する部位の下層配線２の線幅Ｗ２を他の部位の線幅Ｗ１
より大きくすることにより、図８（ｂ）に示したスリッ
ト１７の発生を防止していた。しかしながら、このよう
に配線幅を大きくすることによりパターンの微細化が妨
げられる。

【０００９】また図１０（ａ）に示すように、ＲＩＥ
（反応性イオンエッチング）等によりコンタクトホール
７ｃを形成する場合、オーバーエッチングを多くかける
と、エッチングの過程で生じた反応性生成物１８（下層
配線が反応して変質したものと考えられている）がコン
タクトホール７ｃの側壁やレジストパターン１６の側面
に堆積される。この反応性生成物１８によりコンタクト
ホール７ｃの形状が悪化し、次にコンタクトホール７ｃ
に導電体プラグを埋め込むためのスパッタリング法ある
いはＣＶＤ法でカバレージが悪化し、歩留り及び配線形
成の信頼性に問題が生じる。

【００１０】また、図１０（ｂ）に示すように下層配線
２上のコンタクトホール７ｃにブランケットタングステ
ン（ＢＬＫ−Ｗ）等のコンタクト埋め込み層１９を形成
する場合、パターンの微細化が進むに従い、コンタクト
のアスペクト比（コンタクトホールの深さ／コンタクト
ホールの径）が大きくなりコンタクトホール７ｃの十分
な埋め込みが困難となり、スリット２０が生じることが
ある。このコンタクトホール７ｃ内のプラグ形状の悪化
によるコンタクト歩留りの低下、信頼性の劣化が問題と
なる。

【００１１】また、図１０（ｃ）に示すように、下層配
線２上に形成されたコンタクトホール７ｃにスパッタリ
ング法やＣＶＤ法によりＡｌ、Ｃｕ、Ｔｉ等のメタル層
２１を堆積する場合でも上述のようにアスペクト比が大
きくなるとカバレージが悪化し、コンタクト抵抗の増
加、信頼性の劣化につながる。

【００１２】そこで、この発明は上述の課題を考慮し
て、下層配線上方にプラグを介して上層配線を良好に形
成する半導体装置の製造方法を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上述の課題を解決するた
め、本発明の請求項１において、第１絶縁膜上に下層配
線を形成し、得られた積層体上に全面に第２絶縁膜を形
成した後、第２絶縁膜を平坦化して下層配線の上面を露
出し、得られた積層体上に全面に第１導電体層を形成し
た後、第１導電体層を選択的にエッチングすることによ
り下層配線と接続したプラグを形成し、次に、得られた
積層体上に全面に第３絶縁膜を形成した後、該第３絶縁
膜を平坦化してプラグの上面を露出し、得られた積層体
上に全面に上層配線層を形成した後、パターニングする
ことによりプラグに接続した上層配線を形成する工程を
有することを特徴とするものである。

【００１４】また、本発明の請求項２によれば請求項１
において、第２絶縁膜を平坦化して下層配線の上面を露
出した後、下層配線が第２絶縁膜より部分的に突出する
ように、第２絶縁膜のみを部分的に平坦化する工程を有
することを特徴とするものである。

【００１５】また、本発明の請求項３によれば、第１絶
縁膜上に下層配線を形成し、次に得られた積層体上に全
面に第１導電体層を形成した後、第１導電体層を選択的
にエッチングすることにより下層配線と接続したプラグ
を形成し、次に、得られた積層体上に全面に第２絶縁膜
を形成した後、第２絶縁膜をエッチングしてプラグの上
面を露出し、得られた積層体上に全面に第２導電体層を
形成した後、パターニングすることによりプラグに接続
した上層配線を形成する工程を有することを特徴とする
ものである。

【００１６】

【作用】本発明の請求項１によれば、下層配線２及びプ
ラグ８をそれぞれ形成した後、それぞれ層間絶縁膜３及
び９を被覆形成し、エッチングバックによりそれぞれ下
層配線２及びプラグ８の上面を露出するように形成し、
その後プラグ８上に上層配線１０ａを形成しているた
め、コンタクトホール形成時の問題や、コンタクトホー
ル内への導体の埋め込み時の問題が解消される。

【００１７】また、本発明の請求項２によれば、図５及
び図６に示すように下層配線２ａの上部を所定の厚さ分
（オーバーエッチングされる膜厚分）だけ層間絶縁膜３
より突出するように層間絶縁膜３を部分的にエッチング
している。そのため、上述の作用に加えて下層配線２ａ
上のプラグ８ａが層間絶縁膜３に対して位置ずれがあっ
ても、導電体層のオーバーエッチング分だけ下層配線２
ａもエッチングされるゆとりをもっているため、下層配
線２ａ上へのプラグ８ａの形成が平坦性よくなされる。

【００１８】また、本発明の請求項３によれば、図７に
示すように下層配線２上に導電体層５を配し、エッチン
グすることによって下層配線２上にプラグ８を平坦化工
程を少なくして形成することができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２０】図１〜図３は本発明の第１実施例を示す工
程断面図である。本実施例は半導体装置における下層配
線上に上層配線を形成する際に適用したものである。

【００２１】まず図１（ａ）に示すように、下地のＳｉ
Ｏ₂系の薄膜からなる層間絶縁膜１上にＡｌ、Ｃｕ、
Ｗ、ポリサイド等の導電体からなる下層配線２を、スパ
ッタリング法またはＣＶＤ法により２００〜２０００ｎ
ｍの厚さに堆積後、レジストパターニング及びＲＩＥ
（反応性イオンエッチング）等のエッチングによりパタ
ーニング形成する。この下層配線２の線幅は０．２〜数
μｍまで任意である。また、この配線はバリアメタル等
を配した多層膜でもよい。

【００２２】次に、図１（ｂ）に示すように、ＣＶＤ法
によりＳｉＯ₂系の薄膜からなる層間絶縁膜３を下層配
線２の厚さより厚く２００〜３０００ｎｍに堆積する。

【００２３】その後、図１（ｃ）に示すように、表面を
化学的機械的研磨（ＣＭＰ）あるいはレジストエッチバ
ック等により平坦化し且つ下層配線２の上面を露出させ
る。

【００２４】次に、図１（ｄ）に示すようにＴｉＮ、Ｔ
ｉ等からなる密着層４をスパッタリング法またはＣＶＤ
法により全面に堆積形成し、次に上層配線とを接続する
プラグとなる導電体層５、例えばＷ、Ａｌ、ポリシリコ
ンをＣＶＤ法またはスパッタリング法で１００〜２００
０ｎｍの厚さに堆積し、さらにプラグのパターンをレジ
ストパターン６で形成する。プラグの直径はレジストパ
ターニングが可能な範囲で下層配線２の線幅に無関係に
決めることができる。本例では下層配線２の線幅とプラ
グの直径を略同一とした。また、密着層４は特に必要が
ない場合もある。

【００２５】次に、レジストパターン６をマスクとして
ＲＩＥによりプラグ８を形成する（図２（ａ））。この
ときプラグ８と下層配線２との間の密着層４もパターニ
ングされる。このＲＩＥでは下層配線２及びＳｉＯ₂系
の薄膜からなる層間絶縁膜３のエッチング速度は、プラ
グとなる導電体層５のそれと比較して十分に小さいとい
う条件を要する。

【００２６】次に、図２（ｂ）に示すように、ＣＶＤ法
によりＳｉＯ₂系の薄膜からなる層間絶縁膜９を２００
〜２０００ｎｍの厚さに堆積形成する。

【００２７】その後、図２（ｃ）に示すようにＣＭＰの
研磨あるいはレジストエッチバックにより、凸部の層間
絶縁膜９を除去して平坦化し、且つプラグ８の上面が露
出するようにする。

【００２８】次に、図３（ａ）に示すように、Ａｌ、Ｃ
ｕ、Ｗ、ポリサイド等の導電体材料からなる上層配線層
１０をスパッタリング法あるいはＣＶＤ法により１００
〜２０００ｎｍの厚さに堆積形成し、配線形成用のレジ
ストパターン１１を形成する。この上層配線層１０は密
着層等を含む多層膜の場合もある。

【００２９】次に、レジストパターン１１をマスクとし
てＲＩＥ等のエッチングを行い、上層配線１０ａを形成
する図３（ｂ）。この配線１０ａの線幅は０．２〜数μ
ｍである。

【００３０】ここで、図１（ｄ）のプラグのレジストパ
ターニングの際に、図４（ａ）に示すように下層配線２
に対してレジストパターン６ａに位置ずれが生じた場合
を考える。

【００３１】この状態で、レジストパターン６ａをマス
クとして導電体層５と密着層４をＲＩＥ等のエッチング
を行うと、図４（ｂ）に示すようにプラグ８が形成され
る。

【００３２】図２（ａ）のところで述べたが、このＲＩ
Ｅでは下層配線２及びＳｉＯ₂系の薄膜からなる層間絶
縁膜３のエッチング速度は、プラグ８となる導電体層５
のそれより小さくする必要がある。なぜならば、このよ
うにプラグのレジストパターニングにおいて位置ずれが
生じた場合、オーバーエッチングにより下層配線２がエ
ッチングされてしまい平坦性が悪化してしまうからであ
る。例えば下層配線２にＷ、プラグ８にＡｌ等の材料を
選択した場合、このような選択比を得ることができ、問
題を回避できる。

【００３３】そして、図４（ｂ）の状態の上面にＣＶＤ
法によりＳｉＯ₂系の薄膜からなる層間絶縁膜９を堆積
した後、図４（ｃ）に示すように、上述したＣＭＰによ
る研磨あるいはレジストエッチバックにより平坦化し、
且つプラグ８の上面を露出させる。以下、上述したと同
様に上層配線形成をする。

【００３４】また、図４（ｂ）のＲＩＥにおいて下層配
線２のエッチング速度をプラグ８のそれに対して十分小
さくできない場合は、対策として図５に示す工程が考え
られる。

【００３５】まず、図５（ａ）に示すようにあらかじめ
オーバーエッチングされる分を見込んで厚めに下層配線
２ａを形成する。

【００３６】そして図５（ｂ）に示すようにＣＶＤ法に
よりＳｉＯ₂系の薄膜からなる層間絶縁膜３を形成した
後、ＣＭＰまたはレジストエッチバックにより平坦化
し、且つ下層配線２ａの上面を露出させる。

【００３７】次に、図５（ｃ）に示すように層間絶縁膜
３だけを選択的にエッチングして下層配線２ａを突出さ
せる。この際にエッチングする膜厚は下層配線２ａがオ
ーバーエッチングされる膜厚分程度必要である。

【００３８】その後、図６（ａ）に示すように、Ｔｉ
Ｎ、Ｔｉ等からなる密着層４をＣＶＤ法またはスパッタ
リング法により堆積形成し、その上に、上層配線とを接
続するＷ、Ａｌ、ポリシリコン等からなる導電体層５を
ＣＶＤ法またはスパッタリング法で堆積形成し、その上
にプラグ用のレジストパターン６ａを形成する。図６
（ａ）にはこのレジストパターン６ａが下層配線２ａに
対し位置ずれがある状態が示されている。

【００３９】このような状態の後、図６（ｂ）に示すよ
うに、レジストパターン６ａをマスクとしてＲＩＥ法に
よるエッチングを行い、プラグ８ａを形成する。このと
きオーバーエッチングによって下層配線２ａも同時にエ
ッチングされることになるが、その際下層配線２ａの突
出部がエッチングされるにとどまり、平坦性の悪化を抑
えることができる。

【００４０】更に、他の実施例を図７を用いて説明す
る。まず、図７（ａ）に示すように、層間絶縁膜１上に
下層配線２をパターニング形成した後、プラグ用の導電
体層５をＣＶＤ法またはスパッタリング法で全面に被着
形成し、次にプラグ用のレジストパターン６を形成す
る。

【００４１】次に、レジストパターン６をマスクとして
ＲＩＥにより、図７（ｂ）に示すように、下層配線２上
に導電体層５からなるプラグ８を形成する。このＲＩＥ
工程では同時に下層配線２の段差により導電体層５から
なるサイドウォール５ｂが形成される。そして、この状
態にＣＶＤ法によりＳｉＯ₂系の層間絶縁膜３ａを堆積
形成後、ＣＭＰあるいはレジストエッチバックにより平
坦化し、且つプラグ８の上面を露出させる（図７
（ｃ））。以下、上述したと同様に上層配線形成を行
う。本実施例は平坦化プロセスが少ない利点がある。

【００４２】

【発明の効果】以上説明したように本発明によれば、下
層配線形成後、先にプラグを形成し、その後に層間絶縁
膜を形成して平坦化し且つプラグを露出させることで、
下層配線と上層配線を接続するコンタクト配線を形成す
るため、以下のような効果を有する。

【００４３】（１）プラグを先に形成するのでエッチン
グ時に反応性生成物（下層配線がエッチングにより変質
したもの）がプラグ側壁に付着しても、コンタクト形状
の悪化を抑えることができ、コンタクト歩留りの低下、
信頼性の劣化を防止できる。

【００４４】（２）平坦な表面にプラグとなる導電体の
堆積を行うので、埋め込みの不良、信頼性の劣化を防止
できる。

【００４５】（３）平坦な表面に導電体（メタル）の堆
積を行うのでカバレージの劣化によるコンタクト抵抗の
増加、信頼性の劣化を防止できる。

【図面の簡単な説明】

【図１】第１実施例を説明するための工程断面図（Ｉ）
である。

【図２】第１実施例を説明するための工程断面図（II）
である。

【図３】第１実施例を説明するための工程断面図（II
I）である。

【図４】第１実施例でレジストパターンが位置ずれした
場合の説明図である。

【図５】第２実施例を説明するための工程断面図（Ｉ）
である。

【図６】第２実施例を説明するための工程断面図（II）
である。

【図７】第３実施例を説明するための工程断面図であ
る。

【図８】従来例説明図（Ｉ）である。

【図９】従来例説明図（II）である。

【図１０】従来例説明図（III）である。

【符号の説明】

１，３，９ 層間絶縁膜 ２，２ａ 下層配線 ４ 密着層 ５ 導電体層 ６，１１，１６ レジストパターン ７ 開口 ７ａ，７ｂ コンタクトホール ８ プラグ １０ 上層配線層 １０ａ 上層配線 １７，２０ スリット １８ 反応性生成物 ２１ メタル層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１絶縁膜上に下層配線を形成し、 得られた積層体上に全面に第２絶縁膜を形成した後、該
   第２絶縁膜を平坦化して上記下層配線の上面を露出し、 得られた積層体上に全面に第１導電体層を形成した後、
   該第１導電体層を選択的にエッチングすることにより上
   記下層配線と接続したプラグを形成し、 次に、得られた積層体上に全面に第３絶縁膜を形成した
   後、該第３絶縁膜を平坦化して上記プラグの上面を露出
   し、 得られた積層体上に全面に上層配線層を形成した後、パ
   ターニングすることにより上記プラグに接続した上層配
   線を形成する工程を有することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 上記第２絶縁膜を平坦化して上記下層配
   線の上面を露出した後、上記下層配線が上記第２絶縁膜
   より部分的に突出するように、上記第２絶縁膜のみを部
   分的に平坦化する工程を有することを特徴とする請求項
   １記載の半導体装置の製造方法。
3. 【請求項３】 第１絶縁膜上に下層配線を形成し、 次に得られた積層体上に全面に第１導電体層を形成した
   後、該第１導電体層を選択的にエッチングすることによ
   り上記下層配線と接続したプラグを形成し、 次に、得られた積層体上に全面に第２絶縁膜を形成した
   後、該第２絶縁膜を平坦化して上記プラグの上面を露出
   し、 得られた積層体上に全面に第２導電体層を形成した後、
   パターニングすることにより上記プラグに接続した上層
   配線を形成する工程を有することを特徴とする半導体装
   置の製造方法。