JPH10178091A - 半導体装置の多層配線及び半導体装置の多層配線の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化された半導体装置に適用可能であ
り、プラグを使用しなくとも下層配線と上層配線とを確
実に接続することができる半導体装置の多層配線及び半
導体装置の多層配線の形成方法を提供する。 【解決手段】 下層配線２としてデザインルールにより
決定される最小線幅の配線２１と、それよりも太い配線
２２とを形成し、これらの配線２１，２２上に等方性エ
ッチングと異方性エッチングとを用いて形成されたビア
ホール３１，３２を形成する場合に、ビアホール３１の
異方性エッチング部分の直径をａ、深さをｂとし、ビア
ホール３２の異方性エッチング部分の直径をｃ、深さを
ｄとすると、前記異方性エッチング部分の深さｃは、ｃ
≧（ｄ／ｂ）×ａを満足するように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の多層
配線に関し、特に等方性エッチングと異方性エッチング
とを用いて形成されたビアホールを有する半導体装置の
多層配線及び半導体装置の多層配線の形成方法に関す
る。

【０００２】

【従来の技術】半導体装置の多層配線の形成工程におい
ては、配線を形成する面を平坦化して断線を防止するこ
とが重要である。このため、従来は、半導体基板上に、
平坦化膜として、ＳＯＧ（Spin-On-Glass ）膜を形成
し、このＳＯＧ膜をエッチバックすることにより、配線
を形成する面を平坦化している。

【０００３】例えば、従来の半導体装置の多層配線の形
成工程においては、半導体基板上に下層配線を形成した
後、半導体基板上の全面にＳＯＧを塗布している。そし
て、下層配線の上にＳＯＧが残らない程度に前記ＳＯＧ
膜をエッチバックした後、全面に絶縁膜を形成し、この
絶縁膜上に上層配線を形成している。ところで、近年、
半導体装置のより一層の高集積化が促進されており、こ
れに伴ってデザインルールが０．３５μｍ以下と微小に
なっている。このように高集積化された半導体装置にお
いては、従来のエッチバックを伴う平坦化法では十分な
平坦化が得られず、配線上にもＳＯＧを残すハーフエッ
チング法や、エッチングを行なわないノンエッチバック
法が使用されている。

【０００４】図６，７は、ノンエッチバック法による半
導体装置の多層配線の形成方法を工程順に示す断面図で
ある。まず、図６（ａ）に示すように、半導体基板１上
に下層配線２を形成する。その後、ＣＶＤ法により、基
板１上の全面にＳｉＯＮを堆積させることによりライナ
ー膜７を形成する。次いで、このライナー膜７の上にＳ
ＯＧ膜８を形成し、更にＳＯＧ膜８の上にプラズマＣＶ
Ｄ法によりＳｉＯ₂ を堆積させることによりキャップ膜
９を形成する。

【０００５】次に、図６（ｂ）に示すように、キャップ
膜９上にレジスト膜１０を形成し、このレジスト膜１０
に開口部１０ｃを設ける。その後、レジスト膜１０をマ
スクとしてキャップ膜９を等方性エッチングする。これ
により、キャップ膜９に球面状又は円錐状の凹部９ｃが
形成される。この等方性エッチングの後、レジスト膜１
０をマスクとして異方性エッチングを施して、キャップ
膜９、ＳＯＧ膜８及びライナー膜７を垂直方向に掘り下
げて、下層配線２に到達するビアホール３３，３４を形
成する。その後、レジスト膜１０を除去する。

【０００６】次に、図７に示すように、基板１上の全面
に導電膜１５を形成する。このとき、導電材料がビアホ
ール３３，３４の底部及び側壁部に被着して、下層配線
２と導電膜１５とが電気的に接続される。その後、フォ
トリソグラフィ法により、導電膜１５を所定のパターン
にエッチングして、上層配線を得る。このようにして、
半導体装置の多層配線が形成される。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
高集積化された半導体装置において、ビアホール部分で
の導電膜の被覆性（ステップカバレッジ）が均一でな
く、接続不良が発生しやすいという欠点がある。すなわ
ち、図７に示すように、下層配線２として太さが異なる
配線２１，２２がある場合に、細い配線２１と太い配線
２２とでその上の絶縁膜（ライナー膜７、ＳＯＧ膜８及
びキャップ膜９）の総厚が異なる。つまり、細い配線２
１の上の絶縁膜の厚さよりも太い配線２２の上の絶縁膜
の厚さのほうが厚くなる。このため、細い配線２１の上
のビアホール部分での導電膜のステップカバレッジは良
好であるものの、太い配線の上のビアホール部分での導
電膜１５のステップカバレッジが十分でなく、極端な場
合は断線が発生するという欠点がある。

【０００８】この欠点を回避するために、等方性エッチ
ングのエッチング量を大きくすることも考えられるが、
そうすると半導体装置の高集積化が阻害されるという新
たな問題点が発生する。また、ビアホールを導電材料で
埋め込み、その上に導電材料からなるプラグ（接続用パ
ターン）を形成して、このプラグを介して下層配線と上
層配線とを電気的に接続することもあるが、この場合は
工程数が増えるとともに、プラグにより平坦性が損なわ
れるという欠点がある。

【０００９】本発明は、上記の欠点に鑑みてなされたも
のであり、高集積化された半導体装置に適用可能であ
り、プラグを使用しなくとも下層配線と上層配線とを確
実に接続することができる半導体装置の多層配線及び半
導体装置の多層配線形成方法を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上記した課題は、半導体
基板と、前記半導体基板上に形成された相互に幅が異な
る複数の配線からなる第１の配線群と、前記第１の配線
群の上に形成された絶縁膜と、前記絶縁膜上に形成され
た複数の配線からなる第２の配線群と、前記絶縁膜に、
上部が球面状又は円錐状で下部が円柱状の形状に形成さ
れ、前記第１の配線群の配線と前記第２の配線群の配線
とを選択的に接続する複数のビアホールとを有し、前記
第１の配線群の各配線の幅に応じて前記絶縁膜の厚さが
部分的に相違する半導体装置の多層配線において、前記
第１の配線群の配線のうち最も細い配線の上のビアホー
ルの円柱状部分の直径が、前記第１の配線群の配線のう
ち他の配線の上のビアホールの円柱状部分の直径よりも
小さいことを特徴とする半導体装置の多層配線により解
決する。

【００１１】この場合に、前記第１の配線群の配線のう
ち最も細い配線の上のビアホールの円柱状部分の直径を
ａ、該ビアホールの円柱状の部分の高さをｂとし、前記
第１の配線群のうち前記最も細い配線よりも太い配線の
上のビアホールの円柱状部分の直径をｃ、該ビアホール
の円柱状の部分の高さをｄとした場合に、前記ビアホー
ルの直径ｃが、下記式（１）を満足するように設定され
ていることが好ましい。

【００１２】ｃ≧（ｄ／ｂ）×ａ …（１） また、上記した課題は、半導体基板上に相互に異なる複
数の配線からなる第１の配線群を形成する工程と、前記
第１の配線群の上に絶縁膜を形成する工程と、前記絶縁
膜に等方性エッチング及び異方性エッチングを施して前
記第１の配線群の配線に到達する複数のビアホールを形
成する工程と、前記絶縁膜上に前記ビアホールを介して
前記第１の配線群の配線に電気的に接続する導電膜を形
成する工程と、前記導電膜をパターニングして第２の配
線群を形成する工程とを有する半導体装置の多層配線の
形成方法において、前記絶縁膜を形成する際に前記第１
の配線群の配線の幅に応じて配線上の絶縁膜の厚さが相
違する場合に、前記第１の配線群の配線のうち最も幅が
狭い配線の上のビアホールの異方性エッチング部分のビ
アホール径を、前記第１の配線群の他の配線の上のビア
ホールの異方性エッチング部分のビアホール径よりも小
さく形成することを特徴とする半導体装置の多層配線の
形成方法により解決する。

【００１３】この場合に、前記第１の配線群の配線のう
ち最も幅が狭い配線の上のビアホールの異方性エッチン
グ部分のアスペクト比を基準値とし、前記第１の配線群
のうち他の配線の上のビアホールのアスペクト比を前記
基準値よりも小さくなるようにビアホール径を設定する
ことが好ましい。以下、本発明の作用について説明す
る。

【００１４】等方性エッチング及び異方性エッチングを
用いて形成されたビアホールでのステップカバレッジ
は、異方性エッチング部のアスペクト比（高さＨと直径
Ｄとの比：Ｈ／Ｄ）に関係し、アスペクト比が小さいほ
どステップカバレッジは良くなる。従来、同一絶縁膜に
形成するビアホールの直径は同一サイズに形成されてい
た。しかし、本発明では、配線の上の絶縁膜の膜厚に応
じて、ビアホールの直径を変更する。これにより、太い
配線の上のビアホールにおける導電膜のステップカバレ
ッジが細い配線の上のビアホールにおける導電膜のステ
ップカバレッジと同等以上になり、良好な被覆性を確保
することができて、断線等の不具合を確実に防止するこ
とができる。

【００１５】この場合に、太い配線上に形成するビアホ
ールの円柱状の部分のアスペクト比を、最も細い配線の
上に形成するビアホールの円柱状の部分のアスペクト比
以下に設定することが好ましい。すなわち、上記式
（１）を満足するように、太い配線上のビアホールの直
径ｃを決定する。このように設計ルールを決めておくこ
とにより、ビアホールをＣＡＤ（Computer Aided Desig
n ）により設計する際に、ビアホールのサイズを自動的
に決めることができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面を参照して説明する。 （第１の実施の形態）図１（ａ）は本発明の第１の実施
の形態に係る半導体装置の多層配線を示す断面図、図１
（ｂ）は同じくそのビアホールのサイズを示す模式図で
ある。

【００１７】半導体基板１上には下層配線２が所定のパ
ターンで形成されている。ここでは、下層配線２のう
ち、配線２１はデザインルールにより決定される最小線
幅の配線であるとし、配線２２は配線２１に比べて十分
に幅が広い配線であるとする。半導体基板１上には、下
層配線２を被覆するようにして絶縁膜３が形成されてい
る。そして、この絶縁膜３には、絶縁膜３の表面から配
線２１，２２等に到達するビアホール３１，３２が選択
的に形成されている。

【００１８】これらのビアホール３１，３２は、いずれ
も、上部が球面状又は円錐状で下部が円柱状のいわゆる
ワイングラス形状に形成されている。これらのビアホー
ルの上部は等方性エッチングにより形成され、下部は異
方性エッチングにより形成されたものである。そして、
絶縁膜３上には、上層配線４が所定の形状でパターニン
グされている。

【００１９】ここでは、最小線幅の配線２１の上のビア
ホール３１の直径をａとする。このビアホール３１の直
径ａは、デザインルールにより決まる最小径に設定され
ているとする。一方、太い配線２２の上のビアホール３
２の直径ｃは以下のように設定される。すなわち、配線
２１上のビアホール３１の等方性エッチング深さをＥ、
異方性エッチング深さ（すなわち、円柱状部分の高さ）
をｂ、ビアホール３１の深さ（Ｅ＋ｂ）をｔs とし、配
線２２上のビアホール３２の等方性エッチング深さ（す
なわち、円柱状部分の深さ）をＥ、異方性エッチング深
さをｄ、ビアホール３２の深さをｔd とすると、配線２
２上のビアホール３２の直径ｃは、下記式（２）を満た
すように決定する。但し、等方性エッチング深さＥは、
ビアホールの最小径と絶縁膜の厚さが決まれば、デザイ
ンルールに基づいて決定される。 ｃ≧ａ×（ｔd −Ｅ）／（ｔs −Ｅ）＝ａ×（ｄ／ｂ） …（２） 一般に、ビアホール部分における導電膜のステップカバ
レッジは、異方性エッチング部分のアスペクト比により
決定される。本実施の形態では、太い配線２２上のビア
ホール３２の異方性エッチング部分のアスペクト比を、
細い配線２１上のビアホール３１の異方性エッチング部
分のアスペクト比以下に設定する。これにより、太い配
線２２上のビアホール３２のステップカバレッジは細い
配線２１の上のビアホール３１のステップカバレッジと
同等以上になる。従って、これらのビアホール３１，３
２を埋め込むようにして形成される導電膜のビアホール
部分での接続不良を確実に回避することができる。

【００２０】また、本実施の形態では、プラグを形成し
なくても下層配線と上層配線とを確実に接続できるの
で、製造工程数の増加を回避できる。なお、従来、ＣＡ
Ｄによりビアホールを設計する際には、ビアホールの直
径は同一に設定されていた。これは、ビアホールのサイ
ズを変更するためには、下層配線との位置関係や、上層
配線との位置関係等を検討する必要があり、自動的にサ
イズを決定することが困難であると考えられていたため
である。設計作業としては、ある決められたルールに従
って作業が行われるので、ルールが単純なほど設計作業
は容易になる。本実施の形態では、上記の式（２）で示
される単純なルールでビアホールの直径を決めることが
できるので、ＣＡＤにより直径が異なるビアホールを自
動設計することができる。

【００２１】（第２の実施の形態）図２，３は本発明の
第２の実施の形態に係る半導体装置の多層配線の形成方
法を示す図である。なお、本実施の形態は、平坦化膜の
材料としてＯ₃ −ＴＥＯＳ（Tetra-Ethyl-Ortho-Silica
te）を使用した例である。まず、図２（ａ）に示すよう
に、半導体基板１に、所定のパターンで細い配線２１及
び太い配線２２等を有する下層配線２を形成する。その
後、基板１上の全面にライナー膜５を約０．１μｍの厚
さに形成する。ライナー膜５は、例えばＣＶＤ法を使用
して、半導体基板１上の全面にＳｉＯＮ膜を堆積させる
ことにより形成する。ライナー膜５を形成した後、基板
１上の全面にＯ₃ −ＴＥＯＳ膜６を約０．８μｍの厚さ
に形成する。この場合、図２（ａ）に示すように、太い
配線２２上の絶縁膜（ライナー膜５及びＯ₃ −ＴＥＯＳ
膜６）の総厚は約０．９μｍになる。また、細い配線２
１の上の絶縁膜の厚さは、実験的に約０．７μｍとなる
ことがわかっているとする。

【００２２】この細い配線２１の上に、直径ａが０．６
μｍのビアホールを形成するとする。この場合、デザイ
ンルールから、Ｏ₃ −ＴＥＯＳ膜６に対する等方性エッ
チングの深さを約０．４μｍとすることが最適であるこ
とがわかる。そうすると、細い配線２１の上のビアホー
ルの異方性エッチングによる深さｂは０．３μｍ（０．
７μｍ−０．４μｍ）となるので、このビアホールの異
方性エッチング部分のアスペクト比は０．５になる。一
方、太い配線２２の上のビアホールの異方性エッチング
の深さｄは０．５μｍ（０．９μｍ−０．４μｍ）であ
る。

【００２３】これらの数値を前述の式（１）に代入して
太い配線２２の上のビアホールの直径ｃを計算すると、
１．０μｍ以上とすればよいことがわかる。従って、図
２（ａ）に示すように、Ｏ₃ −ＴＥＯＳ膜６上にフォト
レジスト膜１０を形成し、このフォトレジスト膜１０の
細い配線２１に対応する部分に直径が０．６μｍの開口
部１０ａを形成し、太い配線２２に対応する部分には直
径が１．０μｍ以上の開口部１０ｂを形成する。

【００２４】次に、このレジスト膜１０をマスクにして
等方性エッチングを施し、Ｏ₃ −ＴＥＯＳ膜６に深さが
約０．４μｍの球面状又は円錐状の凹部６ａ，６ｂを形
成した後、レジスト膜１０をマスクとして異方性エッチ
ングを施して、図２（ｂ）に示すように、ビアホール６
ａ，６ｂを形成する。その後、レジスト膜１０を除去す
る。

【００２５】次いで、図３に示すように、基板１上の全
面に例えば第１の高融点金属膜、アルミニウム合金膜及
び第２の高融点金属膜の積層構造の導電膜１５を形成
し、この導電膜１５をエッチングして、上層配線を形成
する。また、必要に応じて、更に上層の配線を形成す
る。このようして、半導体装置の多層配線が完成する。
このように、本実施の形態では、太い配線２２の上のビ
アホール６ｂの異方性エッチング部分、換言すると円柱
状部分の直径を前述の式（１）により決定し、このビア
ホール６ｂの異方性エッチング部分のアスペクト比を、
細い配線２１の上のビアホール６ａの異方性エッチング
部分のアスペクト比と同じか又は小さく設定するので、
導電膜１０のステップカバレッジを良好なものとし、断
線等の不具合の発生を確実に回避することができる。

【００２６】（第３の実施の形態）図４，５は本発明の
第３の実施の形態に係る半導体装置の多層配線を示す図
である。なお、本実施の形態は、平坦化膜の材料として
ＳＯＧを使用した例である。まず、図４（ａ）に示すよ
うに、半導体基板１上に所定のパターンで下層配線２を
形成する。ここでは、下層配線２のうち、配線２１はデ
ザインルールにより決められた最小線幅の配線とし、配
線２２は配線２１よりも十分幅が広い配線とする。

【００２７】次に、ＣＶＤ法を使用して、全面にＳｉＯ
Ｎからなるライナー膜７を０．２μｍの厚さに形成す
る。その後、全面にＳＯＧ膜８を０．３μｍの厚さに塗
布し、硬化させる。この場合、図４（ａ）に示すよう
に、細い配線２１の上にはＳＯＧ膜８は殆ど残らず、太
い配線２２の上にはＳＯＧ膜８が０．３μｍの厚さに形
成される。

【００２８】その後、図４（ｂ）に示すように、ＣＶＤ
法を使用して、全面にＳｉＯ₂ からなるキャップ膜９を
０．５μｍの厚さに成膜する。これにより、細い配線２
１の上の絶縁膜（ライナー膜７、ＳＯＧ膜８及びキャッ
プ膜９）の総厚は約０．７μｍとなり、太い配線２２の
上の絶縁膜の総厚は約１．０μｍとなる。次に、図５
（ａ）に示すように、キャップ膜９上にレジスト膜１０
を形成し、このレジスト膜１０のビアホール形成領域に
開口部１０ａ，１０ｂを形成する。この場合、開口部１
０ａ，１０ｂの開口径は形成すべきビアホールの直径に
より決まるが、ビアホールの直径は以下のようにして決
定される。

【００２９】すなわち、細い配線２１上のビアホールの
直径は、デザインルールにより決まる最小値に設定され
る。ここでは、細い配線２１の上のビアホールの直径ａ
は０．６μｍに設定されるものとする。細い配線２１の
上の絶縁膜の総厚は前述の如く０．７μｍであり、ビア
ホールの直径が０．６μｍであるとすると、デザインル
ールに基づき、等方性エッチングによるエッチング深さ
は０．４μｍに決定される。従って、細い配線２１上の
ビアホールの異方性エッチングの深さｂは０．３μｍ
（０．７μｍ−０．４μｍ）であり、このビアホールの
異方性エッチング部分のアスペクト比は０．５となる。

【００３０】一方、太い配線２２の上の絶縁膜の厚さは
前述の如く０．９μｍであり、等方性エッチングの深さ
は０．４μｍであるので、異方性エッチングの深さｄは
０．５μｍ（０．９μｍ−０．４μｍ）となる。これら
の値を前述の式（１）に代入すると、太い配線２２の上
のビアホールの直径ｃは、ｃ≧１．２μｍとなる。従っ
て、図５（ａ）に示すように、レジスト膜１０の細い配
線２１の上方の開口部１０ａの直径は０．６μｍとし、
太い配線２２の上方の開口部１０ｂの直径は１．２μｍ
以上とする。

【００３１】次に、レジスト膜１０をマスクとして、キ
ャップ膜９を０．４μｍの深さに等方性エッチングす
る。これにより、キャップ膜９に球面状又は円錐状の凹
部９ａ，９ｂが形成される。次に、図５（ｂ）に示すよ
うに、レジスト膜１０をマスクとして異方性エッチング
を施し、配線２１，２２に到達するビアホール３１，３
２を形成する。その後、レジスト１０を除去する。その
後、全面に、例えば第１の高融点金属層、アルミニウム
合金層及び第２の高融点金属層を順次形成し、導電膜１
５を得る。このとき、本実施の形態においては、ビアホ
ール３１，３２がその異方性エッチング部分のアスペク
ト比が０．５以下と小さいので、導電膜１５の被覆性が
良好であり、ビアホール３１，３２部分での断線等の不
具合の発生を確実に防止できる。

【００３２】次いで、導電膜１５を所定のパターンに形
成して、上層配線を得る。また、必要に応じて、更に上
層の配線を形成する。このようにして、半導体装置の多
層配線が完成する。本実施の形態においても、太い配線
の上のビアホールの異方性エッチング部分の深さ、すな
わち円柱状部分の高さを前述の式（１）により決定する
ので、ビアホール部でのステップカバレッジ不良による
断線の発生を確実に回避することができる。

【００３３】

【発明の効果】以上のように、本発明によれば、細い配
線の上のビアホールの異方性エッチング部分の直径を太
い配線の上のビアホールの異方性エッチング部分の直径
よりも小さくする。また、本発明によれば、太い配線の
上のビアホールの直径を、細い配線の上のビアホールの
アスペクト比と同じか又はそれ以下となるように設定す
る。これにより、ビアホール部分での導電膜のステップ
カバレッジが優れ、下層配線と上層配線とを確実に接続
することができる。また、ビアホール部分での断線等の
不具合の発生を回避することができて、高集積化された
半導体装置の信頼性が向上するという効果を奏する。

【００３４】また、本発明方法によれば、配線の幅に応
じて配線上の絶縁膜の厚さが相違する場合に、細い配線
の上のビアホールの異方性エッチング部分の直径を太い
配線の上のビアホールの異方性エッチング部分の直径よ
りも小さくする。また、本発明においては、最も幅が狭
い配線の上のビアホールの等方性エッチング部分のアス
ペクト比を基準値として、他の配線の上のビアホールの
異方性エッチング部分のアスペクト比を前記基準値より
も小さくなるようにビアホールの直径を設定する。これ
により、ビアホール部分での導電膜のステップカバレッ
ジが優れ、断線等の不具合を回避することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施の形態に係る半導
体装置の多層配線を示す断面図、（ｂ）は同じくそのビ
アホールのサイズを示す模式図である。

【図２】本発明の第２の実施の形態に係る半導体装置の
多層配線の形成方法を示す図（その１）である。

【図３】本発明の第２の実施の形態に係る半導体装置の
多層配線の形成方法を示す図（その２）である。

【図４】本発明の第３の実施の形態に係る半導体装置の
多層配線の形成方法を示す図（その１）である。

【図５】本発明の第３の実施の形態に係る半導体装置の
多層配線の形成方法を示す図（その２）である。

【図６】従来の半導体装置の多層配線の形成方法を示す
図（その１）である。

【図７】従来の半導体装置の多層配線の形成方法を示す
図（その２）である。

【符号の説明】

１ 半導体基板 ２ 下層配線 ３ 絶縁膜 ４ 上層配線 ５，７ ライナー膜 ６ Ｏ₃ −ＴＥＯＳ膜 ８ ＳＯＧ膜 ９ キャップ膜 １０ レジスト膜 １５ 導電膜 ２１ 細い配線 ２２ 太い配線 ６ａ，６ｂ，３１，３２，３３，３４ ビアホール

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591016172 アドバンスト・マイクロ・ディバイシズ・ インコーポレイテッド ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩ ＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ アメリカ合衆国、94088−3453 カリフォ ルニア州、サニィベイル、ピィ・オゥ・ボ ックス・3453、ワン・エイ・エム・ディ・ プレイス（番地なし) (71)出願人 596180124 富士通エイ・エム・ディ・セミコンダクタ 株式会社 福島県会津若松市門田町工業団地６番 (72)発明者 谷口 敏雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富 士通株式会社内 (72)発明者 ロビン・チャン アメリカ合衆国、94088−3453 カリフォ ルニア州、サニィベイル、ピィ・オゥ・ボ ックス・3453、ワン・エイ・エム・ デ ィ・プレイス（番地なし） アドバンス ト・マイクロ・ディバイシズ・インコーポ レイテッド内 (72)発明者 イブラヒム・バーキ アメリカ合衆国、94088−3453 カリフォ ルニア州、サニィベイル、ピィ・オゥ・ボ ックス・3453、ワン・エイ・エム・ デ ィ・プレイス（番地なし） アドバンス ト・マイクロ・ディバイシズ・インコーポ レイテッド内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された相互に幅が異なる複数の
   配線からなる第１の配線群と、 前記第１の配線群の上に形成された絶縁膜と、 前記絶縁膜上に形成された複数の配線からなる第２の配
   線群と、 前記絶縁膜に、上部が球面状又は円錐状で下部が円柱状
   の形状に形成され、前記第１の配線群の配線と前記第２
   の配線群の配線とを選択的に接続する複数のビアホール
   とを有し、前記第１の配線群の各配線の幅に応じて前記
   絶縁層の厚さが部分的に相違する半導体装置の多層配線
   において、 前記第１の配線群の配線のうち最も細い配線の上のビア
   ホールの円柱状部分の直径が、前記第１の配線群の配線
   のうち他の配線の上のビアホールの円柱状部分の直径よ
   りも小さいことを特徴とする半導体装置の多層配線。
2. 【請求項２】 前記第１の配線群のうち最も細い配線の
   上のビアホールの円柱状部分の直径をａ、該ビアホール
   の円柱状の部分の高さをｂとし、前記第１の配線群のう
   ち前記最も細い配線よりも太い配線の上のビアホールの
   円柱状部分の直径をｃ、該ビアホールの円柱状の部分の
   高さをｄとした場合に、前記ビアホールの直径ｃが下記
   式（１）を満足するように設定されていることを特徴と
   する請求項１に記載の半導体装置の多層配線。 ｃ≧（ｄ／ｂ）×ａ …（１）
3. 【請求項３】 半導体基板上に相互に異なる複数の配線
   からなる第１の配線群を形成する工程と、前記第１の配
   線群の上に絶縁膜を形成する工程と、前記絶縁膜に等方
   性エッチング及び異方性エッチングを施して前記第１の
   配線群の配線に到達する複数のビアホールを形成する工
   程と、前記絶縁膜上に前記ビアホールを介して前記第１
   の配線群の配線に電気的に接続する導電膜を形成する工
   程と、前記導電膜をパターニングして第２の配線群を形
   成する工程とを有する半導体装置の多層配線の形成方法
   において、 前記絶縁膜を形成する際に前記第１の配線群の配線の幅
   に応じて配線上の絶縁膜の厚さが相違する場合に、前記
   第１の配線群の配線のうち最も幅が狭い配線の上のビア
   ホールの異方性エッチング部分のビアホール径を、前記
   第１の配線群の他の配線の上のビアホールの異方性エッ
   チング部分のビアホール径よりも小さく形成することを
   特徴とする半導体装置の多層配線の形成方法。
4. 【請求項４】 前記第１の配線群の配線のうち最も幅が
   狭い配線の上のビアホールの異方性エッチング部分のア
   スペクト比を基準値とし、前記第１の配線群のうち他の
   配線の上のビアホールのアスペクト比を前記基準値より
   も小さくなるようにビアホール径を設定することを特徴
   とする請求項３に記載の半導体装置の多層配線の形成方
   法。