JP2018037434A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】パワー系回路部に適した貫通孔内の構成を有する半導体装置およびその製造方法を提供する。【解決手段】層間絶縁膜ＩＩ２は、ビアホールＶＨ１、ＶＨ２を有している。側壁導電層ＳＷＣは、ビアホールＶＨ１の側壁面に沿っており、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含んでいる。第２金属配線層Ｍ２は、ビアホールＶＨ１内を埋め込み、かつアルミニウムを含んでいる。プラグ層ＰＬ３は、ビアホールＶＨ２内を埋め込み、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含んでいる。【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関するものである。
半導体装置におけるコンタクトホール、ビアホール内の構造は、たとえば特開２００１−８５５２０号公報（特許文献１）、特開２００２−３１３９１３号公報（特許文献２）に開示されている。
特開２００１−８５５２０号公報では、ビアホール内にタングステンのサイドウォールが形成された後に、別のタングステンによりビアホールが埋め込まれる。これにより２層のタングステンからなるコンタクトプラグが形成される。
また特開２００２−３１３９１３号公報では、ビアホールがタングステンと多結晶シリコンとによって埋め込まれることにより、コンタクトプラグが形成される。
特開２００１−８５５２０号公報 特開２００２−３１３９１３号公報
特開２００１−８５５２０号公報では、コンタクトプラグがタングステンのみにより構成されているため、コンタクトホール内の抵抗が高くなる。このためこのコンタクトプラグの構成は、大電流および低抵抗化が必要とされるパワー系回路部には適さない。
また特開２００２−３１３９１３号公報では、コンタクトプラグが多結晶シリコンを含んでいる。多結晶シリコンは抵抗が高いため、このコンタクトプラグの構成は、大電流および低抵抗化が必要とされるパワー系回路部には適さない。仮に多結晶シリコンに代えてアルミニウムが用いられると、ビアホールの被覆性が悪くなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、絶縁膜は、第１貫通孔および第２貫通孔を有している。第１導電膜は、第１貫通孔の側壁面に沿う第１側壁部分を有し、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含んでいる。第２導電膜は、第１貫通孔を埋め込み、かつアルミニウムを含んでいる。第３導電膜は、第２貫通孔を埋め込み、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含んでいる。
前記一実施の形態によれば、パワー系回路部に適した貫通孔内の構成を有する半導体装置およびその製造方法を実現することができる。
実施の形態１における半導体装置の機能ブロック図である。 実施の形態１における半導体装置の構成を示す平面図である。 図２の平面図の下層側を示す平面図である。 図２の平面図の上層側を示す平面図である。 実施の形態１における半導体装置の構成を示す断面図であり、図２（Ａ）のＶＡ−ＶＡ線に沿う断面図（Ａ）、図２（Ｂ）のＶＢ−ＶＢ線に沿う断面図（Ｂ）、および図２（Ｃ）のＶＣ−ＶＣ線に沿う断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 比較例における半導体装置の製造方法の第１工程を示す概略断面図である。 比較例における半導体装置の製造方法の第２工程を示す概略断面図である。 比較例における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態２における半導体装置の構成を示す概略断面図である。 実施の形態２における半導体装置の製造方法を示す概略断面図である。 実施の形態３における半導体装置の構成を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態３の変形例の構成を示す概略断面図である。 実施の形態１の第２金属配線層にエアギャップが形成された構成を示す概略断面図である。 実施の形態２の第２金属配線層にエアギャップが形成された構成を示す概略断面図である。 実施の形態３の第２金属配線層にエアギャップが形成された構成を示す概略断面図である。 パワー素子の一例として電力スイッチの等価回路を示す図である。 パワー素子のＩ−Ｖ特性を示す図である。 パワー素子の動作イメージを示す図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置は、出力パワー素子部ＯＰと、インターフェース・ロジック回路ＩＬと、モニター回路ＭＣと、保護回路ＰＲＣと、駆動用ロジック回路ＤＬＣと、電源ＰＳと、複数のパッドＰＤとを主に有している。
電源ＰＳは、パッドＰＤを通じて外部から電力の供給を受ける。電源ＰＳは、外部から受けた電力をインターフェース・ロジック回路ＩＬ、モニター回路ＭＣ、保護回路ＰＲＣおよび駆動用ロジック回路ＤＬＣに供給可能である。
インターフェース・ロジック回路ＩＬは、パッドＰＤを通じて、外部のＭＣＵ（Micro Controller Unit）と電気的に接続される。これによりインターフェース・ロジック回路ＩＬは、ＭＣＵとの間で信号の入力、出力が可能である。
このＭＣＵは、ＳＯＣ（System on Chip）である。インターフェース・ロジック回路ＩＬは、モニター回路ＭＣおよび保護回路ＰＲＣの各々から出力された信号を入力可能であり、かつ駆動用ロジック回路ＤＬＣへ信号を出力可能である。
出力パワー素子部ＯＰとモニター回路ＭＣとの間には、パッドＰＤを介在して負荷ＬＯが電気的に接続される。出力パワー素子部ＯＰはパッドＰＤを通じて信号を負荷ＬＯに出力することにより負荷ＬＯを制御可能である。負荷ＬＯからの信号がパッドＰＤを通じてモニター回路ＭＣにフィードバックされる。出力パワー素子部ＯＰは、保護回路ＰＲＣおよび駆動用ロジック回路ＤＬＣの各々から出力された信号を入力可能であり、かつモニター回路ＭＣへ信号を出力可能である。
モニター回路ＭＣは、保護回路ＰＲＣに信号を出力可能であり、保護回路ＰＲＣは駆動用ロジック回路ＤＬＣに信号を出力可能である。
図２（Ａ）は、図１に示されたインターフェース・ロジック回路ＩＬの一部の平面構造を示している。図２（Ｂ）は、図１に示された出力パワー素子部ＯＰの一部の平面構造を示している。図２（Ｃ）は、図１に示されたパッドＰＤの平面構造を示している。
図３（Ａ）は図２（Ａ）の下層側の平面図であり、図３（Ｂ）は図２（Ｂ）の下層側の平面図である。また図４（Ａ）は図２（Ａ）の上層側の平面図であり、図４（Ｂ）は図２（Ｂ）の上層側の平面図である。
図５（Ａ）は図２（Ａ）のＶＡ−ＶＡ線に沿う断面図であり、図５（Ｂ）は図２（Ｂ）のＶＢ−ＶＢ線に沿う断面図であり、図５（Ｃ）は図２（Ｃ）のＶＣ−ＶＣ線に沿う断面図（Ｃ）である。
主に図５（Ａ）に示されるように、ロジック部においては、半導体基板ＳＢの表面にＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲが形成されている。ＭＯＳトランジスタＴＲは、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
１対のソース／ドレイン領域ＳＤは、半導体基板ＳＢの表面に互いに距離を隔てて形成されている。ゲート電極ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる領域に対向するように半導体基板ＳＢの表面上にゲート絶縁膜ＧＩを介在して形成されている。
主に図２（Ａ）および図３（Ａ）に示されるように、平面視においてゲート電極ＧＥと半導体基板ＳＢの活性領域との交差部にＭＯＳトランジスタＴＲが形成されている。ここで平面視とは、半導体基板ＳＢの表面に垂直な方向から見た視点を意味する。
主に図５（Ａ）に示されるように、ＭＯＳトランジスタＴＲを覆うように半導体基板ＳＢの表面上に層間絶縁膜ＩＩ１が形成されている。層間絶縁膜ＩＩ１には、複数のコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２は、１対のソース／ドレイン領域ＳＤの各々に達している。コンタクトホールＣＨ２内には、プラグ層ＰＬ２が埋め込まれている。
プラグ層ＰＬ２を通じてソース／ドレイン領域ＳＤに電気的に接続するように層間絶縁膜ＩＩ１の上面上に第１金属配線層Ｍ１が形成されている。第１金属配線層Ｍ１は、たとえばアルミニウム（Ａｌ）を含む材質よりなっている。具体的には、第１金属配線層Ｍ１は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
第１金属配線層Ｍ１上を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２（絶縁膜）が形成されている。層間絶縁膜ＩＩ２は、たとえばシリコン酸化膜よりなっている。このシリコン酸化膜は、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたプラズマＣＶＤ法により形成されている。
層間絶縁膜ＩＩ２には、複数のビアホールＶＨ２（第２貫通孔）が形成されている。ビアホールＶＨ２は、第１金属配線層Ｍ１に達している。ビアホールＶＨ２内には、プラグ層ＰＬ３（第３導電膜）が埋め込まれている。
プラグ層ＰＬ３は、たとえばＣＶＤ（Chemical Vapor Deposition）法により形成可能な金属膜（たとえば高融点金属膜）よりなっている。具体的にはプラグ層ＰＬ３は、たとえばタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）およびモリブデン（Ｍｏ）よりなる群から選ばれる１種以上を含む材質からなっている。
プラグ層ＰＬ３を通じて第１金属配線層Ｍ１に電気的に接続するように層間絶縁膜ＩＩ２の上面上に第２金属配線層Ｍ２が形成されている。第２金属配線層Ｍ２は、たとえばアルミニウムを含む材質よりなっている。具体的には、第２金属配線層Ｍ２は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
主に図２（Ａ）および図４（Ａ）に示されるように、平面視において第１金属配線層Ｍ１と活性領域との交差部にコンタクトホールＣＨ２が形成されている。また平面視において第１金属配線層Ｍ１と第２金属配線層Ｍ２との交差部にビアホールＶＨ２が形成されている。
主に図５（Ｂ）に示されるように、パワー素子部においては、半導体基板ＳＢの表面にパワーＭＯＳトランジスタＰＴＲが形成されている。パワーＭＯＳトランジスタＰＴＲは、ソース領域ＳＲと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
ソース領域ＳＲとドレイン領域ＤＲとは、半導体基板ＳＢの表面に互いに距離を隔てて形成されている。ソース領域ＳＲとドレイン領域ＤＲとの間の半導体基板ＳＢの表面には、素子分離絶縁膜ＳＩが形成されている。素子分離絶縁膜ＳＩは、たとえばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成されたシリコン酸化膜よりなっている。
ゲート電極ＧＥは、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる領域に対向するように半導体基板ＳＢの表面上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極ＧＥのドレイン領域ＤＲ側の端部は素子分離絶縁膜ＳＩ上に乗り上げている。またソース領域ＳＲと隣接するように半導体基板ＳＢの表面にコンタクト領域ＣＲが形成されている。
主に図２（Ｂ）および図３（Ｂ）に示されるように、平面視においてゲート電極ＧＥは半導体基板ＳＢの活性領域と並走するように延びている。
主に図５（Ｂ）に示されるように、パワーＭＯＳトランジスタＰＴＲを覆うように半導体基板ＳＢの表面上に層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１は、ロジック部における層間絶縁膜ＩＩ１と同じ材質よりなっている。層間絶縁膜ＩＩ１には、複数のコンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、コンタクト領域ＣＲおよびソース領域ＳＲに達している。コンタクトホールＣＨ１内には、プラグ層ＰＬ１が埋め込まれている。
プラグ層ＰＬ１を通じてコンタクト領域ＣＲおよびソース領域ＳＲに電気的に接続するように層間絶縁膜ＩＩ１の上面上に第１金属配線層Ｍ１が形成されている。第１金属配線層Ｍ１は、たとえばアルミニウムを含む材質よりなっている。具体的には、第１金属配線層Ｍ１は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
第１金属配線層Ｍ１上を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。層間絶縁膜ＩＩ２は、たとえばシリコン酸化膜よりなっている。このシリコン酸化膜は、たとえばＴＥＯＳを用いたプラズマＣＶＤ法により形成されている。
層間絶縁膜ＩＩ２には、複数のビアホールＶＨ１（第１貫通孔）が形成されている。ビアホールＶＨ１は、第１金属配線層Ｍ１に達している。このビアホールＶＨ１の幅Ｌ１は、ロジック部におけるビアホールＶＨ２の幅Ｌ２よりも大きい。
ビアホールＶＨ１の側壁面に沿うようにサイドウォールスペーサ形状の側壁導電層ＳＷＣ（第１導電膜）が形成されている。側壁導電層ＳＷＣは、たとえばタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む材質からなっている。ビアホールＶＨ１内において、第１金属配線層Ｍ１の上面は側壁導電層ＳＷＣから露出している。
このビアホールＶＨ１を埋め込むように、かつ層間絶縁膜ＩＩ２の上面上に位置するように第２金属配線層Ｍ２（第２導電膜）が形成されている。この第２金属配線層Ｍ２は、たとえばアルミニウムを含む材質よりなっている。具体的には、第２金属配線層Ｍ２は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
第２金属配線層Ｍ２は、ビアホールＶＨ１の底部において第１金属配線層Ｍ１の上面に接している。また第２金属配線層Ｍ２は、ビアホールＶＨ１内において側壁導電層ＳＷＣの側面に接している。
主に図２（Ｂ）および図４（Ｂ）に示されるように、平面視において第１金属配線層Ｍ１はゲート電極ＧＥと並走するように延びている。平面視において第２金属配線層Ｍ２は、第１金属配線層Ｍ１と交差する方向（たとえば直交する方向）に延びている。
平面視において第１金属配線層Ｍ１と活性領域との交差部にコンタクトホールＣＨ１が形成されている。また平面視において第１金属配線層Ｍ１と第２金属配線層Ｍ２との交差部にビアホールＶＨ１が形成されている。平面視において側壁導電層ＳＷＣはビアホールＶＨ１の側壁面に沿って環状に形成されている。
図２（Ｃ）および図５（Ｃ）に示されるように、パッド部においては、半導体基板ＳＢの表面上に素子分離絶縁膜ＳＩが形成されている。素子分離絶縁膜ＳＩの上には、層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１は、ロジック部における層間絶縁膜ＩＩ１と同じ材質よりなっている。
この層間絶縁膜ＩＩ１の上に第１金属配線層Ｍ１が形成されている。第１金属配線層Ｍ１は、たとえばアルミニウムを含む材質よりなっている。具体的には、第１金属配線層Ｍ１は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
この第１金属配線層Ｍ１を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。層間絶縁膜ＩＩ２は、たとえばシリコン酸化膜よりなっている。このシリコン酸化膜は、たとえばＴＥＯＳを用いたプラズマＣＶＤ法により形成されている。
層間絶縁膜ＩＩ２には、ビアホールＶＨ３が形成されている。ビアホールＶＨ３は、第１金属配線層Ｍ１に達している。このビアホールＶＨ３の幅Ｌ３は、パワー素子部におけるビアホールＶＨ１の幅Ｌ１よりも大きい。
ビアホールＶＨ３の側壁面に沿うようにサイドウォールスペーサ形状の側壁導電層ＳＷＣが形成されている。側壁導電層ＳＷＣは、たとえばタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む材質からなっている。ビアホールＶＨ３内において、第１金属配線層Ｍ１の上面は側壁導電層ＳＷＣから露出している。平面視において側壁導電層ＳＷＣはビアホールＶＨ３の側壁面に沿って環状に形成されている。
このビアホールＶＨ３を埋め込むように、かつ層間絶縁膜ＩＩ２の上面上に位置するように第２金属配線層Ｍ２が形成されている。この第２金属配線層Ｍ２は、たとえばアルミニウム（Ａｌ）を含む材質よりなっている。具体的には、第２金属配線層Ｍ２は、たとえばアルミニウム、アルミニウム・銅などの材質よりなっている。
第２金属配線層Ｍ２は、ビアホールＶＨ３の底部において第１金属配線層Ｍ１の上面に接している。また第２金属配線層Ｍ２は、ビアホールＶＨ３内において側壁導電層ＳＷＣの側面に接している。第１金属配線層Ｍ１の上面にバリアメタル層（図示せず）が形成されている場合には、第２金属配線層Ｍ２は、ビアホールＶＨ１内においてバリアメタル層の上面に接していてもよい。
なおロジック部、パワー素子部およびパッド部の各々において、第１金属配線層Ｍ１の上面および側面を覆うように第１バリアメタル層（図示せず）が形成されていてもよい。また層間絶縁膜ＩＩ２の上面とビアホールＶＨ１〜ＶＨ３の各々の側面および底面とを覆うように第２バリアメタル層（図示せず）が形成されていてもよい。
次に、本実施の形態の半導体装置の製造方法について図６〜図１０を用いて説明する。なお以下の製造方法の説明においては、第１金属配線層Ｍ１から上層の部分について説明する。
図６（Ａ）、（Ｂ）に示されるように、層間絶縁膜ＩＩ１（図示せず）上に第１金属配線層Ｍ１が形成される。第１金属配線層Ｍ１は、たとえばアルミニウム層をスパッタリングにより成膜した後に、そのアルミニウム層を通常の写真製版技術およびエッチング技術でパターニングすることにより形成される。この第１金属配線層Ｍ１の上面および側面を覆うように第１バリアメタル層ＢＭ１が形成される。第１バリアメタル層ＢＭ１は、たとえば窒化チタン（ＴｉＮ）により形成される。
第１金属配線層Ｍ１を覆うように、たとえばシリコン酸化膜よりなる層間絶縁膜ＩＩ２が層間絶縁膜ＩＩ１上に形成される。層間絶縁膜ＩＩ２は、たとえば有機珪素化合物の一種であるＴＥＯＳを用いたプラズマＣＶＤ法により形成される。
図７（Ａ）、（Ｂ）に示されるように、通常の写真製版技術およびエッチング技術により層間絶縁膜ＩＩ２にビアホールＶＨ１、ＶＨ２が形成される。ビアホールＶＨ１、ＶＨ２の各々は、第１金属配線層Ｍ１に達するように形成される。本実施の形態のように第１金属配線層Ｍ１の上面に第１バリアメタル層ＢＭ１が形成されている場合には、ビアホールＶＨ１、ＶＨ２の各々は、第１バリアメタル層ＢＭ１に達するように形成される。パワー素子部に形成されるビアホールＶＨ１は、ロジック部に形成されるビアホールＶＨ２の幅Ｌ２よりも大きな幅Ｌ１を有するように形成される。
図８（Ａ）、（Ｂ）に示されるように、層間絶縁膜ＩＩ２の上面およびビアホールＶＨ１、ＶＨ２の内壁面（側壁面、底壁面）を覆うように、第２バリアメタル層ＢＭ２が形成される。第２バリアメタル層ＢＭ２は、たとえばチタンと窒化チタンとを下から順に積層することにより形成される。第２バリアメタル層ＢＭ２を構成するチタンと窒化チタンとの各々は、たとえばスパッタリングにより形成される。
第２バリアメタル層ＢＭ２の上に、導電層ＣＬが形成される。導電層ＣＬは、たとえばＣＶＤ法によりタングステンを成膜することにより形成される。この際、パワー素子部においては導電層ＣＬは、ビアホールＶＨ１を完全には埋め込まず、ビアホールＶＨ１の内壁面（側壁面、底壁面）に沿って形成される。一方、ロジック部においては導電層ＣＬは、ビアホールＶＨ２を埋め込むように形成される。
図９（Ａ）、（Ｂ）に示されるように、導電層ＣＬの全面にエッチバックが行われる。このエッチバックは、ビアホールＶＨ１の底壁面が露出するまで行われる。具体的にはエッチバックは、たとえば第２バリアメタル層ＢＭ２が導電層ＣＬから露出するまで行われる。
このエッチバックにより、パワー素子部において導電層ＣＬは、ビアホールＶＨ１の側壁を覆うようにサイドウォールスペーサ形状で残存する。これにより導電層ＣＬからサイドウォールスペーサ形状の側壁導電層ＳＷＣが形成される。このため、ビアホールＶＨ１の底壁面において第２バリアメタル層ＢＭ２が側壁導電層ＳＷＣから露出する。
一方、上記のエッチバックにより、ロジック部において導電層ＣＬは、２ビアホールＶＨ２内を埋め込むように残存する。これにより導電層ＣＬからビアホールＶＨ２内を埋め込むプラグ層ＰＬ３が形成される。このため、ビアホールＶＨ２の底壁面において第２バリアメタル層ＢＭ２はプラグ層ＰＬ３から露出しない。
図１０（Ａ）、（Ｂ）に示されるように、層間絶縁膜ＩＩ２上に第２金属配線層Ｍ２が形成される。第２金属配線層Ｍ２は、たとえばアルミニウム層をスパッタリングにより成膜した後に、そのアルミニウム層を通常の写真製版技術およびエッチング技術でパターニングすることにより形成される。
以上により図２〜図５に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について、図１１〜図１３に示す比較例と対比して説明する。
図１１に示されるように、比較例においても図６（Ａ）、（Ｂ）と同様に、層間絶縁膜ＩＩ１（図示せず）上に第１金属配線層Ｍ１、第１バリアメタル層ＢＭ１および層間絶縁膜ＩＩ２が形成される。
図１２に示されるように、比較例においては、この後、層間絶縁膜ＩＩ２にビアホールＶＨ１が形成される。このビアホールＶＨ１は、層間絶縁膜ＩＩ２の上面を選択的に所定深さまでウェットエッチングした後に、ドライエッチングすることにより形成される。この後、本実施の形態と同様に、ば第２バリアメタル層ＢＭ２が形成される。
図１３に示されるように、第２金属配線層Ｍ２としてアルミニウム膜がスパッタリングにより形成される。
上記の比較例においては、ウェットエッチングによりビアホールＶＨ１の上端が拡げられている。これにより被覆性の悪いアルミニウム膜Ｍ２の被覆性が改善されている。しかし、アルミニウム膜Ｍ２の被覆性が基本的に悪く、図１３に示されるようにビアホールＶＨ１の底部付近にてアルミニウム膜Ｍ２の膜厚の薄い部分が生じる。これにより、大電流が流された場合に、エレクトロマイグレーションに対する耐性の劣化が懸念される。
これに対して本実施の形態においては、図１０（Ｂ）で示されるように、ビアホールＶＨ１の側壁に側壁導電層ＳＷＣが形成されている。このため仮にビアホールＶＨ１の底部において第２金属配線層Ｍ２に膜厚の薄い部分が生じても、側壁導電層ＳＷＣにより導電層全体としての膜厚（側壁導電層ＳＷＣと第２金属配線層Ｍ２との膜厚の和）を確保することができる。よって、大電流が流れた場合でも、エレクトロマイグレーションに対する耐性を上記比較例よりも向上させることができる。
また本実施の形態においては、図１０（Ｂ）で示されるように、側壁導電層ＳＷＣは、タングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む材質よりなっている。上記材質はＣＶＤ法により形成可能な金属膜（たとえば高融点金属膜）であり、成膜時の被覆性の良い材質である。このためこの材質で側壁導電層ＳＷＣを形成することにより、ビアホールＶＨ１の底部まで側壁導電層ＳＷＣをしっかりと被覆することができる。
またビアホールＶＨ１の側壁に側壁導電層ＳＷＣが形成されることにより、ビアホールＶＨ１の径は上側に向かうほど滑らかに拡大される。このためビアホールＶＨ１内におけるアルミニウム膜よりなる第２金属配線層Ｍ２の被覆性が良好となり、第２金属配線層Ｍ２の低抵抗化を図ることができる。
またアルミニウム膜は低抵抗の材質であり、その低抵抗な材質がビアホールＶＨ１内に埋め込まれている。このため、ビアホール内ＶＨ１内がタングステンのみにより埋め込まれている構成および多結晶シリコンが埋め込まれている構成のいずれの構成よりも低抵抗化を図ることができる。
以上より、本実施の形態においては、パワー系回路部で必要とされる大電流対応と低抵抗化とを両立することが可能となる。
また本実施の形態においては、ロジック部のビアホールＶＨ２が、プラグ層ＰＬ３により埋め込まれている。このプラグ層ＰＬ３は、側壁導電層ＳＷＣと同じ導電層ＣＬから形成される。このため、ロジック部におけるビアホールＶＨ２のプラグ層ＰＬ３による埋め込みを、パワー素子部におけるビアホールＶＨ１の側壁に側壁導電層ＳＷＣの形成と同時に行うことができる。これにより製造プロセスの簡略化を図ることができる。
また同時の製造工程において上記プラグ層ＰＬ３と側壁導電層ＳＷＣとを作り分けるためには、ビアホールＶＨ２の幅Ｌ２をビアホールＶＨ１の幅Ｌ１よりも小さくする必要がある。このように本実施の形態においてはビアホールＶＨ２の幅を小さくできるため、ロジック部における素子の高集積化に対応することも容易である。
また本実施の形態においては、図１０（Ｂ）に示されるように、ビアホールＶＨ１の底壁面の一部（第２バリアメタル層ＢＭ２の一部）が側壁導電層ＳＷＣから露出している。このため、ビアホールＶＨ１内における第２金属配線層Ｍ２の占有領域を大きく確保することが可能となる。この第２金属配線層Ｍ２は、低抵抗なアルミニウムを含んでいるため、ビアホールＶＨ１内における第２金属配線層Ｍ２の占有領域を大きく確保することでさらなる低抵抗化を図ることができる。
また本実施の形態においては、図２〜図５に示されるように、ビアホールＶＨ１がパワー素子（たとえばパワーＭＯＳトランジスタＰＴＲ）の形成領域の真上に配置されている。これによりパワーＭＯＳトランジスタＰＴＲのソース領域ＳＲおよびドレイン領域ＤＲのいずれかに電気的に接続される第１金属配線層Ｍ１をビアホールＶＨ１を通じて第２金属配線層Ｍ２に電気的に接続することが容易となる。
また本実施の形態においては、図２〜図５に示されるように、ビアホールＶＨ２がロジック素子（たとえばＭＯＳトランジスタＴＲ）の形成領域の真上に配置されている。これによりＭＯＳトランジスタＴＲの１対のソース／ドレイン領域ＳＤのいずれかまたはゲート電極ＧＥに電気的に接続される第１金属配線層Ｍ１をビアホールＶＨ２を通じて第２金属配線層Ｍ２に電気的に接続することが容易となる。
（実施の形態２）
図１４に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、パワー素子部における側壁導電層ＳＷＣの構成において異なっている。具体的には、本実施の形態の側壁導電層ＳＷＣは、ビアホールＶＨ１の底壁面の全体を覆っている。側壁導電層ＳＷＣは、ビアホールＶＨ１の底壁面に位置する第１バリアメタル層ＢＭ２の全体を覆っている。
側壁導電層ＳＷＣは、サイドウォールスペーサ形状を有する部分と、薄膜部分とを有している。側壁導電層ＳＷＣの最も薄い部分（薄膜部分）の厚みＴは、ビアホールＶＨ１の深さＤの１／２以下である。なお側壁導電層ＳＷＣのサイドウォールスペーサ形状を有する部分は、ビアホールＶＨ１の深さＤとほぼ同じ程度の厚みを有している。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
本実施の形態の製造方法は、図６〜図８に示す実施の形態１の工程と同様の工程を経る。この後、導電層ＣＬの全面がエッチバックされる。この際、図１５に示されるように、ビアホールＶＨ１の底壁面が露出する前にエッチバックは終了する。具体的には、パワー素子部におけるビアホールＶＨ１内において、第２バリアメタル層ＢＭ２が露出しないようにエッチバックが制御される。この後、図１４に示されるように、第２金属配線層Ｍ２が実施の形態１と同様に形成される。以上により、本実施の形態の半導体装置が製造される。
本実施の形態においては、図１４に示されるように、側壁導電層ＳＷＣが、ビアホールＶＨ１の底壁面の全体を覆っている。このため、第１金属配線層Ｍ１中のアルミニウムが第２金属配線層Ｍ２へ抜けにくくなり、マイグレーションを抑制することができる。
また側壁導電層ＳＷＣの最も薄い部分の厚みＴは、ビアホールＶＨ１の深さＤの１／２以下である。このため、上記マイグレーションを抑制しつつ、抵抗の増大も抑制することができる。
また本実施の形態においては、実施の形態１と同様の効果も得られる。
（実施の形態３）
図１６に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、パワー素子部におけるビアホールＶＨ１内に、他の側壁導電層ＳＷＣ２（第４導電膜）が形成されている点において異なっている。具体的には、本実施の形態の他の側壁導電層ＳＷＣ２は、サイドウォールスペーサ形状を有し、かつ側壁導電層ＳＷＣの側部に接している。
ビアホールＶＨ１の底壁面において、第１バリアメタル層ＢＭ２の一部が側壁導電層ＳＷＣおよび他の側壁導電層ＳＷＣ２から露出している。他の側壁導電層ＳＷＣ２は、タングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む材質よりなっている。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
本実施の形態の製造方法は、図６〜図９に示す実施の形態１の工程と同様の工程を経る。この後、図１７に示されるように、第２バリアメタル層ＢＭ２の上およびビアホールＶＨ１の内壁面に沿って、他の導電層ＣＬ２が形成される。他の導電層ＣＬ２は、たとえばＣＶＤ法によりタングステンを成膜することにより形成される。この際、パワー素子部においては導電層ＣＬは、ビアホールＶＨ１を完全には埋め込まないように形成される。
この後、図１８に示されるように、他の導電層ＣＬ２の全面がエッチバックされる。この際、パワー素子部におけるビアホールＶＨ１内において、第２バリアメタル層ＢＭ２が露出しないようにエッチバックが制御される。この後、図１４に示されるように、第２金属配線層Ｍ２が実施の形態１と同様に形成される。以上により、本実施の形態の半導体装置が製造される。
本実施の形態においては、パワー素子部におけるビアホールＶＨ１内に、他の側壁導電層ＳＷＣ２（第４導電膜）が形成されている。このため、他の側壁導電層ＳＷＣ２の側壁は側壁導電層の側壁よりもなだらかになっている。これにより他の側壁導電層ＳＷＣ２の側壁に接して形成される第２金属配線層Ｍ２の被覆性がより良好となる。
また本実施の形態においては、実施の形態１と同様の効果も得られる。
なお図１９に示されるように、他の側壁導電層ＳＷＣ２が、ビアホールＶＨ１の底壁面の全体を覆っていてもよい。つまり他の側壁導電層ＳＷＣ２は、ビアホールＶＨ１の底壁面に位置する第２バリアメタル層ＢＭ２の全体を覆っている。
他の側壁導電層ＳＷＣ２は、サイドウォールスペーサ形状を有する部分と、薄膜部分とを有している。他の側壁導電層ＳＷＣ２の最も薄い部分（薄膜部分）の厚みは、ビアホールＶＨ１の深さＤの１／２以下である。なお他の側壁導電層ＳＷＣ２のサイドウォールスペーサ形状を有する部分は、ビアホールＶＨ１の深さとほぼ同じ程度の厚みを有している。
この図１９に示された構成は、実施の形態３の効果と実施の形態２の効果とをあわせもっている。
（その他）
上述した実施の形態１〜３の構成の各々において、第２の金属配線層Ｍ２にエアギャップが形成されていてもよい。図２０は、実施の形態１における第２の金属配線層Ｍ２にエアギャップＡＧが形成された状態を示す図である。図２１は、実施の形態２における第２の金属配線層Ｍ２にエアギャップＡＧが形成された状態を示す図である。図２２は、実施の形態３における第２の金属配線層Ｍ２にエアギャップＡＧが形成された状態を示す図である。図２０〜図２２に示されるように、エアギャップＡＧはビアホールＶＨ１の真上に形成されている。
上記のとおり第２の金属配線層Ｍ２にエアギャップＡＧが形成されていると、エアギャップＡＧ内の空気の誘電率が安定しているため、配線間の容量が低くなり安定する。
なお本実施の形態１〜３においてはパワー素子としてパワーＭＯＳトランジスタＰＴＲについて説明したが、パワー素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
また実施の形態１〜３におけるパワー素子とは、たとえば電力スイッチなどの電力変換用素子のことである。本実施の形態のパワー素子において、外付けの負荷（モーター、コンデンサなど）を駆動するために求められる性能は、高耐圧および大電流を扱えることである。
実施の形態１〜３におけるパワー素子は、たとえば図２３に示されるような等価回路を有し、たとえば図２４に示されるようなＩ−Ｖ特性を有し、たとえば図２５に示すような動作をする。
また実施の形態１〜３においてはロジック素子として、ＭＯＳトランジスタＴＲについて説明したが、ロジック素子はＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよく、またこれに限定されるものではない。
実施の形態１〜３のロジック素子は、たとえば論理情報のスイッチなどのデジタル信号処理用素子のことである。このロジック素子として求められる性能は、たとえば低電圧動作とスイッチング速度である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＭ１ 第１バリアメタル層、ＣＨ１，ＣＨ２ コンタクトホール、ＣＬ，ＣＬ２ 導電層、ＣＲ コンタクト領域、ＣＶＤ プラズマ、ＤＬＣ 駆動用ロジック回路、ＤＲ ドレイン領域、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１，ＩＩ２ 層間絶縁膜、ＩＬ ロジック回路、ＬＯ 負荷、Ｍ１ 第１金属配線層、ＭＣ モニター回路、ＯＰ 出力パワー素子部、ＰＤ パッド、ＰＬ１，ＰＬ２，ＰＬ３ プラグ層、ＰＲＣ 保護回路、ＰＳ 電源、ＰＴＲ パワーＭＯＳトランジスタ、ＳＢ 半導体基板、ＳＤ ソース／ドレイン領域、ＳＩ 素子分離絶縁膜、ＳＲ ソース領域、ＳＷＣ，ＳＷＣ２ 側壁導電層、ＴＲ ＭＯＳトランジスタ、ＶＨ１，ＶＨ２，ＶＨ３ ビアホール。

Claims (13)

  1. 第１貫通孔および第２貫通孔を有する絶縁膜と、
    前記第１貫通孔の側壁面に沿う第１側壁部分を有し、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む第１導電膜と、
    前記第１貫通孔を埋め込み、かつアルミニウムを含む第２導電膜と、
    前記第２貫通孔を埋め込み、かつ第３導電膜とを備えた、半導体装置。
  2. 前記第１貫通孔の底壁面の一部は前記第１導電膜から露出している、請求項１に記載の半導体装置。
  3. 前記第１導電膜は、前記第１貫通孔の底壁面の全体を覆う、請求項１に記載の半導体装置。
  4. 前記第１導電膜の最も薄い部分の厚みは、前記第１貫通孔の深さの１／２以下である、請求項３に記載の半導体装置。
  5. 前記第１導電膜の前記第１側壁部分の側部に接する第２の側壁部分を有する第４導電膜をさらに備えた、請求項１に記載の半導体装置。
  6. 前記第１貫通孔がパワー素子の真上領域に配置されている、請求項１に記載の半導体装置。
  7. 前記第２貫通孔がロジック素子の真上領域に配置されている、請求項６に記載の半導体装置。
  8. 第１貫通孔および第２貫通孔を有する絶縁膜を形成する工程と、
    前記第１貫通孔の側壁面に沿う側壁部分を有し、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む第１導電膜を形成する工程と、
    前記第１貫通孔を埋め込み、かつアルミニウムを含む第２導電膜を形成する工程と、
    前記第２貫通孔を埋め込み、かつタングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む第３導電膜を形成する工程とを備えた、半導体装置の製造方法。
  9. 前記第１貫通孔および前記第２貫通孔の各々の壁面に沿うように、タングステン、チタン、窒化チタン、タンタルおよびモリブデンよりなる群から選ばれる１種以上を含む被覆導電膜を形成し、前記被覆導電膜を全面エッチバックすることにより前記第１導電膜と前記第３導電膜とを形成する、請求項８に記載の半導体装置の製造方法。
  10. 前記被覆導電膜のエッチバックは前記第１貫通孔の底壁面が前記被覆導電膜から少なくとも露出するまで行われる、請求項９に記載の半導体装置の製造方法。
  11. 前記被覆導電膜のエッチバックは前記第１貫通孔の底壁面が前記被覆導電膜から露出する前に終了する、請求項９に記載の半導体装置の製造方法。
  12. 前記被覆導電膜のエッチバックは前記第１導電膜の最も薄い部分の厚みが前記第１貫通孔の深さの１／２以下になるまで行われる、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１貫通孔の幅が前記第２貫通孔の幅より大きくなるように前記第１貫通孔と前記第２貫通孔とが形成される、請求項９に記載の半導体装置の製造方法。
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