KR20180025231A - 반도체 장치 및 그 제조 방법 - Google Patents

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도시까즈 하나와
가즈히데 후까야
마꼬또 고시미즈
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

파워계 회로부에 적합한 관통 구멍 내의 구성을 갖는 반도체 장치 및 그 제조 방법을 제공한다. 층간 절연막 II2는, 비아 홀 VH1, VH2를 갖고 있다. 측벽 도전층 SWC는, 비아 홀 VH1의 측벽면을 따라고 있고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하고 있다. 제2 금속 배선층 M2는, 비아 홀 VH1 내를 매립하고, 또한 알루미늄을 포함하고 있다. 플러그층 PL3은, 비아 홀 VH2 내를 매립하고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 있어서의 콘택트 홀, 비아 홀 내의 구조는, 예를 들어 일본 특허 공개 제2001-85520호 공보(특허문헌 1), 일본 특허 공개 제2002-313913호 공보(특허문헌 2)에 개시되어 있다.
일본 특허 공개 제2001-85520호 공보에서는, 비아 홀 내에 텅스텐의 사이드 월이 형성된 후에, 별도의 텅스텐에 의해 비아 홀이 매립된다. 이에 의해 2층의 텅스텐을 포함하는 콘택트 플러그가 형성된다.
또한 일본 특허 공개 제2002-313913호 공보에서는, 비아 홀이 텅스텐과 다결정 실리콘에 의해 매립됨으로써, 콘택트 플러그가 형성된다.
일본 특허 공개 제2001-85520호 공보 일본 특허 공개 제2002-313913호 공보
일본 특허 공개 제2001-85520호 공보에서는, 콘택트 플러그가 텅스텐만을 포함하고 있기 때문에, 콘택트 홀 내의 저항이 높아진다. 이 때문에 이 콘택트 플러그의 구성은, 대전류 및 저저항화가 필요로 되는 파워계 회로부에는 적합하지 않다.
또한 일본 특허 공개 제2002-313913호 공보에서는, 콘택트 플러그가 다결정 실리콘을 포함하고 있다. 다결정 실리콘은 저항이 높기 때문에, 이 콘택트 플러그의 구성은, 대전류 및 저저항화가 필요로 되는 파워계 회로부에는 적합하지 않다. 만약 다결정 실리콘 대신에 알루미늄이 사용되면, 비아 홀의 피복성이 나빠진다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 절연막은, 제1 관통 구멍 및 제2 관통 구멍을 갖고 있다. 제1 도전막은, 제1 관통 구멍의 측벽면을 따르는 제1 측벽 부분을 갖고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하고 있다. 제2 도전막은, 제1 관통 구멍을 매립하고, 또한 알루미늄을 포함하고 있다. 제3 도전막은, 제2 관통 구멍을 매립하고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하고 있다.
상기 일 실시 형태에 따르면, 파워계 회로부에 적합한 관통 구멍 내의 구성을 갖는 반도체 장치 및 그 제조 방법을 실현할 수 있다.
도 1은 실시 형태 1에 있어서의 반도체 장치의 기능 블록도.
도 2는 실시 형태 1에 있어서의 반도체 장치의 구성을 도시하는 평면도.
도 3은 도 2의 평면도의 하층측을 도시하는 평면도.
도 4는 도 2의 평면도의 상층측을 도시하는 평면도.
도 5는 실시 형태 1에 있어서의 반도체 장치의 구성을 도시하는 단면도이며, 도 2의 (A)의 VA-VA선을 따르는 단면도 (A), 도 2의 (B)의 VB-VB선을 따르는 단면도 (B), 및 도 2의 (C)의 VC-VC선을 따르는 단면도 (C).
도 6은 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 7은 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 8은 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 9는 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 10은 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도.
도 11은 비교예에 있어서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 12는 비교예에 있어서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 13은 비교예에 있어서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 14는 실시 형태 2에 있어서의 반도체 장치의 구성을 도시하는 개략 단면도.
도 15는 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 개략 단면도.
도 16은 실시 형태 3에 있어서의 반도체 장치의 구성을 도시하는 개략 단면도.
도 17은 실시 형태 3에 있어서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 18은 실시 형태 3에 있어서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 19는 실시 형태 3의 변형예의 구성을 도시하는 개략 단면도.
도 20은 실시 형태 1의 제2 금속 배선층에 에어 갭이 형성된 구성을 도시하는 개략 단면도.
도 21은 실시 형태 2의 제2 금속 배선층에 에어 갭이 형성된 구성을 도시하는 개략 단면도.
도 22는 실시 형태 3의 제2 금속 배선층에 에어 갭이 형성된 구성을 도시하는 개략 단면도.
도 23은 파워 소자의 일례로서 전력 스위치의 등가 회로를 도시하는 도면.
도 24는 파워 소자의 I-V 특성을 도시하는 도면.
도 25는 파워 소자의 동작 이미지를 도시하는 도면.
이하, 실시 형태에 대하여 도면에 기초하여 설명한다.
(실시 형태 1)
도 1에 도시된 바와 같이, 본 실시 형태의 반도체 장치는, 출력 파워 소자부 OP와, 인터페이스ㆍ로직 회로 IL과, 모니터 회로 MC와, 보호 회로 PRC와, 구동용 로직 회로 DLC와, 전원 PS와, 복수의 패드 PD를 주로 갖고 있다.
전원 PS는, 패드 PD를 통해 외부로부터 전력의 공급을 받는다. 전원 PS는, 외부로부터 받은 전력을 인터페이스ㆍ로직 회로 IL, 모니터 회로 MC, 보호 회로 PRC 및 구동용 로직 회로 DLC에 공급 가능하다.
인터페이스ㆍ로직 회로 IL은, 패드 PD를 통해, 외부의 MCU(Micro Controller Unit)와 전기적으로 접속된다. 이에 의해 인터페이스ㆍ로직 회로 IL은, MCU와의 사이에서 신호의 입력, 출력이 가능하다.
이 MCU는 SOC(System on Chip)이다. 인터페이스ㆍ로직 회로 IL은, 모니터 회로 MC 및 보호 회로 PRC의 각각으로부터 출력된 신호를 입력 가능하고, 또한 구동용 로직 회로 DLC에 신호를 출력 가능하다.
출력 파워 소자부 OP와 모니터 회로 MC 사이에는, 패드 PD를 개재하여 부하 LO가 전기적으로 접속된다. 출력 파워 소자부 OP는 패드 PD를 통해 신호를 부하 LO에 출력함으로써 부하 LO를 제어 가능하다. 부하 LO로부터의 신호가 패드 PD를 통해 모니터 회로 MC에 피드백된다. 출력 파워 소자부 OP는, 보호 회로 PRC 및 구동용 로직 회로 DLC의 각각으로부터 출력된 신호를 입력 가능하고, 또한 모니터 회로 MC에 신호를 출력 가능하다.
모니터 회로 MC는, 보호 회로 PRC에 신호를 출력 가능하고, 보호 회로 PRC는 구동용 로직 회로 DLC에 신호를 출력 가능하다.
도 2의 (A)는 도 1에 도시된 인터페이스ㆍ로직 회로 IL의 일부의 평면 구조를 도시하고 있다. 도 2의 (B)는 도 1에 도시된 출력 파워 소자부 OP의 일부의 평면 구조를 도시하고 있다. 도 2의 (C)는 도 1에 도시된 패드 PD의 평면 구조를 도시하고 있다.
도 3의 (A)는 도 2의 (A)의 하층측의 평면도이고, 도 3의 (B)는 도 2의 (B)의 하층측의 평면도이다. 또한 도 4의 (A)는 도 2의 (A)의 상층측의 평면도이고, 도 4의 (B)는 도 2의 (B)의 상층측의 평면도이다.
도 5의 (A)는 도 2의 (A)의 VA-VA선을 따르는 단면도이고, 도 5의 (B)는 도 2의 (B)의 VB-VB선을 따르는 단면도이며, 도 5의 (C)는 도 2의 (C)의 VC-VC선을 따르는 단면도 (C)이다.
주로 도 5의 (A)에 도시된 바와 같이, 로직부에 있어서는, 반도체 기판 SB의 표면에 MOS(Metal Oxide Semiconductor) 트랜지스터 TR이 형성되어 있다. MOS 트랜지스터 TR은, 1쌍의 소스/드레인 영역 SD와, 게이트 절연막 GI와, 게이트 전극 GE를 갖고 있다.
1쌍의 소스/드레인 영역 SD는, 반도체 기판 SB의 표면에 서로 거리를 두고 형성되어 있다. 게이트 전극 GE는, 1쌍의 소스/드레인 영역 SD 사이에 끼워지는 영역에 대향하도록 반도체 기판 SB의 표면 위에 게이트 절연막 GI를 개재하여 형성되어 있다.
주로 도 2의 (A) 및 도 3의 (A)에 도시된 바와 같이, 평면에서 보아 게이트 전극 GE와 반도체 기판 SB의 활성 영역의 교차부에 MOS 트랜지스터 TR이 형성되어 있다. 여기서 평면에서 보았을 때란, 반도체 기판 SB의 표면에 수직인 방향으로부터 본 시점을 의미한다.
주로 도 5의 (A)에 도시된 바와 같이, MOS 트랜지스터 TR을 덮도록 반도체 기판 SB의 표면 위에 층간 절연막 II1이 형성되어 있다. 층간 절연막 II1에는, 복수의 콘택트 홀 CH2가 형성되어 있다. 콘택트 홀 CH2는, 1쌍의 소스/드레인 영역 SD의 각각에 도달하고 있다. 콘택트 홀 CH2 내에는, 플러그층 PL2가 매립되어 있다.
플러그층 PL2를 통해 소스/드레인 영역 SD에 전기적으로 접속하도록 층간 절연막 II1의 상면 위에 제1 금속 배선층 M1이 형성되어 있다. 제1 금속 배선층 M1은, 예를 들어 알루미늄(Al)을 포함하는 재질을 포함하고 있다. 구체적으로는, 제1 금속 배선층 M1은, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
제1 금속 배선층 M1 위를 덮도록 층간 절연막 II1 위에 층간 절연막 II2(절연막)가 형성되어 있다. 층간 절연막 II2는, 예를 들어 실리콘 산화막을 포함하고 있다. 이 실리콘 산화막은, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)를 사용한 플라즈마 CVD법에 의해 형성되어 있다.
층간 절연막 II2에는, 복수의 비아 홀 VH2(제2 관통 구멍)가 형성되어 있다. 비아 홀 VH2는, 제1 금속 배선층 M1에 도달하고 있다. 비아 홀 VH2 내에는, 플러그층 PL3(제3 도전막)이 매립되어 있다.
플러그층 PL3은, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 형성 가능한 금속막(예를 들어 고융점 금속막)을 포함하고 있다. 구체적으로는 플러그층 PL3은, 예를 들어 텅스텐(W), 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta) 및 몰리브덴(Mo)으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 재질을 포함하고 있다.
플러그층 PL3을 통해 제1 금속 배선층 M1에 전기적으로 접속하도록 층간 절연막 II2의 상면 위에 제2 금속 배선층 M2가 형성되어 있다. 제2 금속 배선층 M2는, 예를 들어 알루미늄을 포함하는 재질을 포함하고 있다. 구체적으로는, 제2 금속 배선층 M2는, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
주로 도 2의 (A) 및 도 4의 (A)에 도시된 바와 같이, 평면에서 보아 제1 금속 배선층 M1과 활성 영역의 교차부에 콘택트 홀 CH2가 형성되어 있다. 또한 평면에서 보아 제1 금속 배선층 M1과 제2 금속 배선층 M2의 교차부에 비아 홀 VH2가 형성되어 있다.
주로 도 5의 (B)에 도시된 바와 같이, 파워 소자부에 있어서는, 반도체 기판 SB의 표면에 파워 MOS 트랜지스터 PTR이 형성되어 있다. 파워 MOS 트랜지스터 PTR은, 소스 영역 SR과, 드레인 영역 DR과, 게이트 절연막 GI와, 게이트 전극 GE를 갖고 있다.
소스 영역 SR과 드레인 영역 DR은, 반도체 기판 SB의 표면에 서로 거리를 두고 형성되어 있다. 소스 영역 SR과 드레인 영역 DR 사이의 반도체 기판 SB의 표면에는, 소자 분리 절연막 SI가 형성되어 있다. 소자 분리 절연막 SI는, 예를 들어 LOCOS(LOCal Oxidation of Silicon)법에 의해 형성된 실리콘 산화막을 포함하고 있다.
게이트 전극 GE는, 소스 영역 SR과 드레인 영역 DR 사이에 끼워지는 영역에 대향하도록 반도체 기판 SB의 표면 위에 게이트 절연막 GI를 개재하여 형성되어 있다. 게이트 전극 GE의 드레인 영역 DR측의 단부는 소자 분리 절연막 SI 위에 올라타고 있다. 또한 소스 영역 SR과 인접하도록 반도체 기판 SB의 표면에 콘택트 영역 CR이 형성되어 있다.
주로 도 2의 (B) 및 도 3의 (B)에 도시된 바와 같이, 평면에서 보아 게이트 전극 GE는 반도체 기판 SB의 활성 영역과 병주하도록 연장되어 있다.
주로 도 5의 (B)에 도시된 바와 같이, 파워 MOS 트랜지스터 PTR을 덮도록 반도체 기판 SB의 표면 위에 층간 절연막 II1이 형성되어 있다. 이 층간 절연막 II1은, 로직부에 있어서의 층간 절연막 II1과 동일한 재질을 포함하고 있다. 층간 절연막 II1에는, 복수의 콘택트 홀 CH1이 형성되어 있다. 콘택트 홀 CH1은, 콘택트 영역 CR 및 소스 영역 SR에 도달하고 있다. 콘택트 홀 CH1 내에는, 플러그층 PL1이 매립되어 있다.
플러그층 PL1을 통해 콘택트 영역 CR 및 소스 영역 SR에 전기적으로 접속하도록 층간 절연막 II1의 상면 위에 제1 금속 배선층 M1이 형성되어 있다. 제1 금속 배선층 M1은, 예를 들어 알루미늄을 포함하는 재질을 포함하고 있다. 구체적으로는, 제1 금속 배선층 M1은, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
제1 금속 배선층 M1 위를 덮도록 층간 절연막 II1 위에 층간 절연막 II2가 형성되어 있다. 층간 절연막 II2는, 예를 들어 실리콘 산화막을 포함하고 있다. 이 실리콘 산화막은, 예를 들어 TEOS를 사용한 플라즈마 CVD법에 의해 형성되어 있다.
층간 절연막 II2에는, 복수의 비아 홀 VH1(제1 관통 구멍)이 형성되어 있다. 비아 홀 VH1은, 제1 금속 배선층 M1에 도달하고 있다. 이 비아 홀 VH1의 폭 L1은, 로직부에 있어서의 비아 홀 VH2의 폭 L2보다도 크다.
비아 홀 VH1의 측벽면을 따르도록 사이드 월 스페이서 형상의 측벽 도전층 SWC(제1 도전막)가 형성되어 있다. 측벽 도전층 SWC는, 예를 들어 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 재질을 포함하고 있다. 비아 홀 VH1 내에서, 제1 금속 배선층 M1의 상면은 측벽 도전층 SWC로부터 노출되어 있다.
이 비아 홀 VH1을 매립하도록, 또한 층간 절연막 II2의 상면 위에 위치하도록 제2 금속 배선층 M2(제2 도전막)가 형성되어 있다. 이 제2 금속 배선층 M2는, 예를 들어 알루미늄을 포함하는 재질을 포함하고 있다. 구체적으로는, 제2 금속 배선층 M2는, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
제2 금속 배선층 M2는, 비아 홀 VH1의 저부에 있어서 제1 금속 배선층 M1의 상면에 접하고 있다. 또한 제2 금속 배선층 M2는, 비아 홀 VH1 내에서 측벽 도전층 SWC의 측면에 접하고 있다.
주로 도 2의 (B) 및 도 4의 (B)에 도시된 바와 같이, 평면에서 보아 제1 금속 배선층 M1은 게이트 전극 GE와 병주하도록 연장되어 있다. 평면에서 보아 제2 금속 배선층 M2는, 제1 금속 배선층 M1과 교차하는 방향(예를 들어 직교하는 방향)으로 연장되어 있다.
평면에서 보아 제1 금속 배선층 M1과 활성 영역의 교차부에 콘택트 홀 CH1이 형성되어 있다. 또한 평면에서 보아 제1 금속 배선층 M1과 제2 금속 배선층 M2의 교차부에 비아 홀 VH1이 형성되어 있다. 평면에서 보아 측벽 도전층 SWC는 비아 홀 VH1의 측벽면을 따라서 환상으로 형성되어 있다.
도 2의 (C) 및 도 5의 (C)에 도시된 바와 같이, 패드부에 있어서는, 반도체 기판 SB의 표면 위에 소자 분리 절연막 SI가 형성되어 있다. 소자 분리 절연막 SI 위에는, 층간 절연막 II1이 형성되어 있다. 이 층간 절연막 II1은, 로직부에 있어서의 층간 절연막 II1과 동일한 재질을 포함하고 있다.
이 층간 절연막 II1 위에 제1 금속 배선층 M1이 형성되어 있다. 제1 금속 배선층 M1은, 예를 들어 알루미늄을 포함하는 재질을 포함하고 있다. 구체적으로는, 제1 금속 배선층 M1은, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
이 제1 금속 배선층 M1을 덮도록 층간 절연막 II1 위에 층간 절연막 II2가 형성되어 있다. 층간 절연막 II2는, 예를 들어 실리콘 산화막을 포함하고 있다. 이 실리콘 산화막은, 예를 들어 TEOS를 사용한 플라즈마 CVD법에 의해 형성되어 있다.
층간 절연막 II2에는, 비아 홀 VH3이 형성되어 있다. 비아 홀 VH3은, 제1 금속 배선층 M1에 도달하고 있다. 이 비아 홀 VH3의 폭 L3은, 파워 소자부에 있어서의 비아 홀 VH1의 폭 L1보다도 크다.
비아 홀 VH3의 측벽면을 따르도록 사이드 월 스페이서 형상의 측벽 도전층 SWC가 형성되어 있다. 측벽 도전층 SWC는, 예를 들어 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 재질을 포함하고 있다. 비아 홀 VH3 내에서, 제1 금속 배선층 M1의 상면은 측벽 도전층 SWC로부터 노출되어 있다. 평면에서 보아 측벽 도전층 SWC는 비아 홀 VH3의 측벽면을 따라서 환상으로 형성되어 있다.
이 비아 홀 VH3을 매립하도록, 또한 층간 절연막 II2의 상면 위에 위치하도록 제2 금속 배선층 M2가 형성되어 있다. 이 제2 금속 배선층 M2는, 예를 들어 알루미늄(Al)을 포함하는 재질을 포함하고 있다. 구체적으로는, 제2 금속 배선층 M2는, 예를 들어 알루미늄, 알루미늄ㆍ구리 등의 재질을 포함하고 있다.
제2 금속 배선층 M2는, 비아 홀 VH3의 저부에 있어서 제1 금속 배선층 M1의 상면에 접하고 있다. 또한 제2 금속 배선층 M2는, 비아 홀 VH3 내에서 측벽 도전층 SWC의 측면에 접하고 있다. 제1 금속 배선층 M1의 상면에 배리어 메탈층(도시하지 않음)이 형성되어 있는 경우에는, 제2 금속 배선층 M2는, 비아 홀 VH1 내에서 배리어 메탈층의 상면에 접하고 있어도 된다.
또한 로직부, 파워 소자부 및 패드부의 각각에 있어서, 제1 금속 배선층 M1의 상면 및 측면을 덮도록 제1 배리어 메탈층(도시하지 않음)이 형성되어 있어도 된다. 또한 층간 절연막 II2의 상면과 비아 홀 VH1∼VH3의 각각의 측면 및 저면을 덮도록 제2 배리어 메탈층(도시하지 않음)이 형성되어 있어도 된다.
다음에, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 도 6∼도 10을 사용하여 설명한다. 또한 이하의 제조 방법의 설명에 있어서는, 제1 금속 배선층 M1로부터 상층의 부분에 대하여 설명한다.
도 6의 (A), (B)에 도시된 바와 같이, 층간 절연막 II1(도시하지 않음) 위에 제1 금속 배선층 M1이 형성된다. 제1 금속 배선층 M1은, 예를 들어 알루미늄층을 스퍼터링에 의해 성막한 후에, 그 알루미늄층을 통상의 사진 제판 기술 및 에칭 기술로 패터닝함으로써 형성된다. 이 제1 금속 배선층 M1의 상면 및 측면을 덮도록 제1 배리어 메탈층 BM1이 형성된다. 제1 배리어 메탈층 BM1은, 예를 들어 질화티타늄(TiN)에 의해 형성된다.
제1 금속 배선층 M1을 덮도록, 예를 들어 실리콘 산화막을 포함하는 층간 절연막 II2가 층간 절연막 II1 위에 형성된다. 층간 절연막 II2는, 예를 들어 유기 규소 화합물의 1종인 TEOS를 사용한 플라즈마 CVD법에 의해 형성된다.
도 7의 (A), (B)에 도시된 바와 같이, 통상의 사진 제판 기술 및 에칭 기술에 의해 층간 절연막 II2에 비아 홀 VH1, VH2가 형성된다. 비아 홀 VH1, VH2의 각각은, 제1 금속 배선층 M1에 도달하도록 형성된다. 본 실시 형태와 같이 제1 금속 배선층 M1의 상면에 제1 배리어 메탈층 BM1이 형성되어 있는 경우에는, 비아 홀 VH1, VH2의 각각은, 제1 배리어 메탈층 BM1에 도달하도록 형성된다. 파워 소자부에 형성되는 비아 홀 VH1은, 로직부에 형성되는 비아 홀 VH2의 폭 L2보다도 큰 폭 L1을 갖도록 형성된다.
도 8의 (A), (B)에 도시된 바와 같이, 층간 절연막 II2의 상면 및 비아 홀 VH1, VH2의 내벽면(측벽면, 저벽면)을 덮도록, 제2 배리어 메탈층 BM2가 형성된다. 제2 배리어 메탈층 BM2는, 예를 들어 티타늄과 질화티타늄을 아래로부터 순서대로 적층함으로써 형성된다. 제2 배리어 메탈층 BM2를 구성하는 티타늄과 질화티타늄의 각각은, 예를 들어 스퍼터링에 의해 형성된다.
제2 배리어 메탈층 BM2 위에 도전층 CL이 형성된다. 도전층 CL은, 예를 들어 CVD법에 의해 텅스텐을 성막함으로써 형성된다. 이때, 파워 소자부에 있어서는 도전층 CL은, 비아 홀 VH1을 완전히는 매립하지 않고, 비아 홀 VH1의 내벽면(측벽면, 저벽면)을 따라서 형성된다. 한편, 로직부에 있어서는 도전층 CL은, 비아 홀 VH2를 매립하도록 형성된다.
도 9의 (A), (B)에 도시된 바와 같이, 도전층 CL의 전체면에 에치 백이 행해진다. 이 에치 백은, 비아 홀 VH1의 저벽면이 노출될 때까지 행해진다. 구체적으로는 에치 백은, 예를 들어 제2 배리어 메탈층 BM2가 도전층 CL로부터 노출될 때까지 행해진다.
이 에치 백에 의해, 파워 소자부에 있어서 도전층 CL은, 비아 홀 VH1의 측벽을 덮도록 사이드 월 스페이서 형상으로 잔존한다. 이에 의해 도전층 CL로부터 사이드 월 스페이서 형상의 측벽 도전층 SWC가 형성된다. 이 때문에, 비아 홀 VH1의 저벽면에 있어서 제2 배리어 메탈층 BM2가 측벽 도전층 SWC로부터 노출된다.
한편, 상기의 에치 백에 의해, 로직부에 있어서 도전층 CL은, 비아 홀 VH2 내를 매립하도록 잔존한다. 이에 의해 도전층 CL로부터 비아 홀 VH2 내를 매립하는 플러그층 PL3이 형성된다. 이 때문에, 비아 홀 VH2의 저벽면에 있어서 제2 배리어 메탈층 BM2는 플러그층 PL3으로부터 노출되지 않는다.
도 10의 (A), (B)에 도시된 바와 같이, 층간 절연막 II2 위에 제2 금속 배선층 M2가 형성된다. 제2 금속 배선층 M2는, 예를 들어 알루미늄층을 스퍼터링에 의해 성막한 후에, 그 알루미늄층을 통상의 사진 제판 기술 및 에칭 기술로 패터닝함으로써 형성된다.
이상에 의해 도 2∼도 5에 도시한 본 실시 형태의 반도체 장치가 제조된다.
다음에, 본 실시 형태의 작용 효과에 대하여, 도 11∼도 13에 도시하는 비교예와 대비하여 설명한다.
도 11에 도시된 바와 같이, 비교예에 있어서도 도 6의 (A), (B)와 마찬가지로, 층간 절연막 II1(도시하지 않음) 위에 제1 금속 배선층 M1, 제1 배리어 메탈층 BM1 및 층간 절연막 II2가 형성된다.
도 12에 도시된 바와 같이, 비교예에 있어서는, 이후, 층간 절연막 II2에 비아 홀 VH1이 형성된다. 이 비아 홀 VH1은, 층간 절연막 II2의 상면을 선택적으로 소정 깊이까지 웨트 에칭한 후에, 드라이 에칭함으로써 형성된다. 이후, 본 실시 형태와 마찬가지로, 제2 배리어 메탈층 BM2가 형성된다.
도 13에 도시된 바와 같이, 제2 금속 배선층 M2로서 알루미늄막이 스퍼터링에 의해 형성된다.
상기의 비교예에 있어서는, 웨트 에칭에 의해 비아 홀 VH1의 상단이 넓혀져 있다. 이에 의해 피복성이 나쁜 알루미늄막 M2의 피복성이 개선되어 있다. 그러나, 알루미늄막 M2의 피복성이 기본적으로 나쁘고, 도 13에 도시된 바와 같이 비아 홀 VH1의 저부 부근에서 알루미늄막 M2의 막 두께가 얇은 부분이 발생한다. 이에 의해, 대전류가 흐르게 된 경우에, 일렉트로마이그레이션에 대한 내성의 열화가 우려된다.
이에 반해 본 실시 형태에 있어서는, 도 10의 (B)에서 도시한 바와 같이, 비아 홀 VH1의 측벽에 측벽 도전층 SWC가 형성되어 있다. 이 때문에 설령 비아 홀 VH1의 저부에 있어서 제2 금속 배선층 M2에 막 두께가 얇은 부분이 발생해도, 측벽 도전층 SWC에 의해 도전층 전체로서의 막 두께(측벽 도전층 SWC와 제2 금속 배선층 M2의 막 두께의 합)를 확보할 수 있다. 따라서, 대전류가 흐른 경우라도, 일렉트로마이그레이션에 대한 내성을 상기 비교예보다도 향상시킬 수 있다.
또한 본 실시 형태에 있어서는, 도 10의 (B)에서 도시한 바와 같이, 측벽 도전층 SWC는, 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 재질을 포함하고 있다. 상기 재질은 CVD법에 의해 형성 가능한 금속막(예를 들어 고융점 금속막)이며, 성막 시의 피복성이 좋은 재질이다. 이것 때문에 이 재질로 측벽 도전층 SWC를 형성함으로써, 비아 홀 VH1의 저부까지 측벽 도전층 SWC를 확실히 피복할 수 있다.
또한 비아 홀 VH1의 측벽에 측벽 도전층 SWC가 형성됨으로써, 비아 홀 VH1의 직경은 상측을 향할수록 매끄럽게 확대된다. 이 때문에 비아 홀 VH1 내에 있어서의 알루미늄막을 포함하는 제2 금속 배선층 M2의 피복성이 양호해져, 제2 금속 배선층 M2의 저저항화를 도모할 수 있다.
또한 알루미늄막은 저저항의 재질이며, 그 저저항의 재질이 비아 홀 VH1 내에 매립되어 있다. 이 때문에, 비아 홀 VH1 내가 텅스텐에 의해서만 매립되어 있는 구성 및 다결정 실리콘이 매립되어 있는 구성 중 어느 구성보다도 저저항화를 도모할 수 있다.
이상으로부터, 본 실시 형태에 있어서는, 파워계 회로부에서 필요로 되는 대전류 대응과 저저항화를 양립하는 것이 가능해진다.
또한 본 실시 형태에 있어서는, 로직부의 비아 홀 VH2가, 플러그층 PL3에 의해 매립되어 있다. 이 플러그층 PL3은, 측벽 도전층 SWC와 동일한 도전층 CL로부터 형성된다. 이 때문에, 로직부에 있어서의 비아 홀 VH2의 플러그층 PL3에 의한 매립을, 파워 소자부에 있어서의 비아 홀 VH1의 측벽에 측벽 도전층 SWC의 형성과 동시에 행할 수 있다. 이에 의해 제조 프로세스의 간략화를 도모할 수 있다.
또한 동시의 제조 공정에 있어서 상기 플러그층 PL3과 측벽 도전층 SWC를 구분하여 형성하기 위해서는, 비아 홀 VH2의 폭 L2를 비아 홀 VH1의 폭 L1보다도 작게 할 필요가 있다. 이와 같이 본 실시 형태에 있어서는 비아 홀 VH2의 폭을 작게 할 수 있기 때문에, 로직부에 있어서의 소자의 고집적화에 대응하는 것도 용이하다.
또한 본 실시 형태에 있어서는, 도 10의 (B)에 도시된 바와 같이, 비아 홀 VH1의 저벽면의 일부(제2 배리어 메탈층 BM2의 일부)가 측벽 도전층 SWC로부터 노출되어 있다. 이 때문에, 비아 홀 VH1 내에 있어서의 제2 금속 배선층 M2의 점유 영역을 크게 확보하는 것이 가능해진다. 이 제2 금속 배선층 M2는, 저저항의 알루미늄을 포함하고 있기 때문에, 비아 홀 VH1 내에 있어서의 제2 금속 배선층 M2의 점유 영역을 크게 확보함으로써 한층 더한 저저항화를 도모할 수 있다.
또한 본 실시 형태에 있어서는, 도 2∼도 5에 도시된 바와 같이, 비아 홀 VH1이 파워 소자(예를 들어 파워 MOS 트랜지스터 PTR)의 형성 영역의 바로 위에 배치되어 있다. 이에 의해 파워 MOS 트랜지스터 PTR의 소스 영역 SR 및 드레인 영역 DR 중 어느 하나에 전기적으로 접속되는 제1 금속 배선층 M1을 비아 홀 VH1을 통해 제2 금속 배선층 M2에 전기적으로 접속하는 것이 용이해진다.
또한 본 실시 형태에 있어서는, 도 2∼도 5에 도시된 바와 같이, 비아 홀 VH2가 로직 소자(예를 들어 MOS 트랜지스터 TR)의 형성 영역의 바로 위에 배치되어 있다. 이에 의해 MOS 트랜지스터 TR의 1쌍의 소스/드레인 영역 SD 중 어느 하나 또는 게이트 전극 GE에 전기적으로 접속되는 제1 금속 배선층 M1을 비아 홀 VH2를 통해 제2 금속 배선층 M2에 전기적으로 접속하는 것이 용이해진다.
(실시 형태 2)
도 14에 도시된 바와 같이, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 파워 소자부에 있어서의 측벽 도전층 SWC의 구성에 있어서 상이하다. 구체적으로는, 본 실시 형태의 측벽 도전층 SWC는, 비아 홀 VH1의 저벽면의 전체를 덮고 있다. 측벽 도전층 SWC는, 비아 홀 VH1의 저벽면에 위치하는 제1 배리어 메탈층 BM2의 전체를 덮고 있다.
측벽 도전층 SWC는, 사이드 월 스페이서 형상을 갖는 부분과, 박막 부분을 갖고 있다. 측벽 도전층 SWC의 가장 얇은 부분(박막 부분)의 두께 T는, 비아 홀 VH1의 깊이 D의 1/2 이하이다. 또한 측벽 도전층 SWC의 사이드 월 스페이서 형상을 갖는 부분은, 비아 홀 VH1의 깊이 D와 거의 동일한 정도의 두께를 갖고 있다.
또한 상기 이외의 본 실시 형태의 구성은, 실시 형태 1의 구성과 거의 동일하기 때문에, 실시 형태 1과 동일한 요소에 대해서는 본 실시 형태에 있어서도 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시 형태의 제조 방법은, 도 6∼도 8에 도시한 실시 형태 1의 공정과 마찬가지의 공정을 거친다. 이후, 도전층 CL의 전체면이 에치 백된다. 이때, 도 15에 도시된 바와 같이, 비아 홀 VH1의 저벽면이 노출되기 전에 에치 백은 종료된다. 구체적으로는, 파워 소자부에 있어서의 비아 홀 VH1 내에서, 제2 배리어 메탈층 BM2가 노출되지 않도록 에치 백이 제어된다. 이후, 도 14에 도시된 바와 같이, 제2 금속 배선층 M2가 실시 형태 1과 마찬가지로 형성된다. 이상에 의해, 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 있어서는, 도 14에 도시된 바와 같이, 측벽 도전층 SWC가, 비아 홀 VH1의 저벽면의 전체를 덮고 있다. 이 때문에, 제1 금속 배선층 M1 중의 알루미늄이 제2 금속 배선층 M2로 빠져나가기 어려워져, 마이그레이션을 억제할 수 있다.
또한 측벽 도전층 SWC의 가장 얇은 부분의 두께 T는, 비아 홀 VH1의 깊이 D의 1/2 이하이다. 이 때문에, 상기 마이그레이션을 억제하면서, 저항의 증대도 억제할 수 있다.
또한 본 실시 형태에 있어서는, 실시 형태 1과 마찬가지의 효과도 얻어진다.
(실시 형태 3)
도 16에 도시된 바와 같이, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 파워 소자부에 있어서의 비아 홀 VH1 내에, 다른 측벽 도전층 SWC2(제4 도전막)가 형성되어 있는 점에 있어서 상이하다. 구체적으로는, 본 실시 형태의 다른 측벽 도전층 SWC2는, 사이드 월 스페이서 형상을 갖고, 또한 측벽 도전층 SWC의 측부에 접하고 있다.
비아 홀 VH1의 저벽면에 있어서, 제1 배리어 메탈층 BM2의 일부가 측벽 도전층 SWC 및 다른 측벽 도전층 SWC2로부터 노출되어 있다. 다른 측벽 도전층 SWC2는, 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 재질을 포함하고 있다.
또한 상기 이외의 본 실시 형태의 구성은, 실시 형태 1의 구성과 거의 동일하기 때문에, 실시 형태 1과 동일한 요소에 대해서는 본 실시 형태에 있어서도 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시 형태의 제조 방법은, 도 6∼도 9에 도시한 실시 형태 1의 공정과 마찬가지의 공정을 거친다. 이후, 도 17에 도시된 바와 같이, 제2 배리어 메탈층 BM2 위 및 비아 홀 VH1의 내벽면을 따라서, 다른 도전층 CL2가 형성된다. 다른 도전층 CL2는, 예를 들어 CVD법에 의해 텅스텐을 성막함으로써 형성된다. 이때, 파워 소자부에 있어서는 도전층 CL은, 비아 홀 VH1을 완전히는 매립하지 않도록 형성된다.
이후, 도 18에 도시된 바와 같이, 다른 도전층 CL2의 전체면이 에치 백된다. 이때, 파워 소자부에 있어서의 비아 홀 VH1 내에서, 제2 배리어 메탈층 BM2가 노출되지 않도록 에치 백이 제어된다. 이후, 도 14에 도시된 바와 같이, 제2 금속 배선층 M2가 실시 형태 1과 마찬가지로 형성된다. 이상에 의해, 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 있어서는, 파워 소자부에 있어서의 비아 홀 VH1 내에, 다른 측벽 도전층 SWC2(제4 도전막)가 형성되어 있다. 이 때문에, 다른 측벽 도전층 SWC2의 측벽은 측벽 도전층의 측벽보다도 완만하게 되어 있다. 이에 의해 다른 측벽 도전층 SWC2의 측벽에 접하여 형성되는 제2 금속 배선층 M2의 피복성이 보다 양호해진다.
또한 본 실시 형태에 있어서는, 실시 형태 1과 마찬가지의 효과도 얻어진다.
또한 도 19에 도시된 바와 같이, 다른 측벽 도전층 SWC2가, 비아 홀 VH1의 저벽면의 전체를 덮고 있어도 된다. 즉 다른 측벽 도전층 SWC2는, 비아 홀 VH1의 저벽면에 위치하는 제2 배리어 메탈층 BM2의 전체를 덮고 있다.
다른 측벽 도전층 SWC2는, 사이드 월 스페이서 형상을 갖는 부분과, 박막 부분을 갖고 있다. 다른 측벽 도전층 SWC2의 가장 얇은 부분(박막 부분)의 두께는, 비아 홀 VH1의 깊이 D의 1/2 이하이다. 또한 다른 측벽 도전층 SWC2의 사이드 월 스페이서 형상을 갖는 부분은, 비아 홀 VH1의 깊이와 거의 동일한 정도의 두께를 갖고 있다.
이 도 19에 도시된 구성은, 실시 형태 3의 효과와 실시 형태 2의 효과를 겸비하고 있다.
(기타)
상술한 실시 형태 1∼3의 구성의 각각에 있어서, 제2 금속 배선층 M2에 에어 갭이 형성되어 있어도 된다. 도 20은 실시 형태 1에 있어서의 제2 금속 배선층 M2에 에어 갭 AG가 형성된 상태를 도시하는 도면이다. 도 21은 실시 형태 2에 있어서의 제2 금속 배선층 M2에 에어 갭 AG가 형성된 상태를 도시하는 도면이다. 도 22는 실시 형태 3에 있어서의 제2 금속 배선층 M2에 에어 갭 AG가 형성된 상태를 도시하는 도면이다. 도 20∼도 22에 도시된 바와 같이, 에어 갭 AG는 비아 홀 VH1의 바로 위에 형성되어 있다.
상기한 바와 같이 제2 금속 배선층 M2에 에어 갭 AG가 형성되어 있으면, 에어 갭 AG 내의 공기의 유전율이 안정되어 있기 때문에, 배선간의 용량이 낮아져 안정된다.
또한 본 실시 형태 1∼3에 있어서는 파워 소자로서 파워 MOS 트랜지스터 PTR에 대하여 설명하였지만, 파워 소자는 IGBT(Insulated Gate Bipolar Transistor)여도 된다.
또한 실시 형태 1∼3에 있어서의 파워 소자란, 예를 들어 전력 스위치 등의 전력 변환용 소자이다. 본 실시 형태의 파워 소자에 있어서, 외장형의 부하(모터, 콘덴서 등)를 구동하기 위해 요구되는 성능은, 고내압 및 대전류를 취급할 수 있는 것이다.
실시 형태 1∼3에 있어서의 파워 소자는, 예를 들어 도 23에 도시된 바와 같은 등가 회로를 갖고, 예를 들어 도 24에 도시된 바와 같은 I-V 특성을 갖고, 예를 들어 도 25에 도시한 바와 같은 동작을 한다.
또한 실시 형태 1∼3에 있어서는 로직 소자로서, MOS 트랜지스터 TR에 대하여 설명하였지만, 로직 소자는 MIS(Metal Insulator Semiconductor) 트랜지스터여도 되고, 또한 이것에 한정되는 것은 아니다.
실시 형태 1∼3의 로직 소자는, 예를 들어 논리 정보의 스위치 등의 디지털 신호 처리용 소자이다. 이 로직 소자로서 요구되는 성능은, 예를 들어 저전압 동작과 스위칭 속도이다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
BM1 : 제1 배리어 메탈층
CH1, CH2 : 콘택트 홀
CL, CL2 : 도전층
CR : 콘택트 영역
CVD : 플라스마
DLC : 구동용 로직 회로
DR : 드레인 영역
GE : 게이트 전극
GI : 게이트 절연막
II1, II2 : 층간 절연막
IL : 로직 회로
LO : 부하
M1 : 제1 금속 배선층
MC : 모니터 회로
OP : 출력 파워 소자부
PD : 패드
PL1, PL2, PL3 : 플러그층
PRC : 보호 회로
PS : 전원
PTR : 파워 MOS 트랜지스터
SB : 반도체 기판
SD : 소스/드레인 영역
SI : 소자 분리 절연막
SR : 소스 영역
SWC, SWC2 : 측벽 도전층
TR : MOS 트랜지스터
VH1, VH2, VH3 : 비아 홀

Claims (13)

  1. 제1 관통 구멍 및 제2 관통 구멍을 갖는 절연막과,
    상기 제1 관통 구멍의 측벽면을 따르는 제1 측벽 부분을 갖고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 제1 도전막과,
    상기 제1 관통 구멍을 매립하고, 또한 알루미늄을 포함하는 제2 도전막과,
    상기 제2 관통 구멍을 매립하고, 또한 제3 도전막을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 관통 구멍의 저벽면의 일부는 상기 제1 도전막으로부터 노출되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전막은, 상기 제1 관통 구멍의 저벽면의 전체를 덮는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 도전막의 가장 얇은 부분의 두께는, 상기 제1 관통 구멍의 깊이의 1/2 이하인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 도전막의 상기 제1 측벽 부분의 측부에 접하는 제2 측벽 부분을 갖는 제4 도전막을 더 구비한 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 관통 구멍이 파워 소자의 바로 위 영역에 배치되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 관통 구멍이 로직 소자의 바로 위 영역에 배치되어 있는 반도체 장치.
  8. 제1 관통 구멍 및 제2 관통 구멍을 갖는 절연막을 형성하는 공정과,
    상기 제1 관통 구멍의 측벽면을 따르는 측벽 부분을 갖고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 제1 도전막을 형성하는 공정과,
    상기 제1 관통 구멍을 매립하고, 또한 알루미늄을 포함하는 제2 도전막을 형성하는 공정과,
    상기 제2 관통 구멍을 매립하고, 또한 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 제3 도전막을 형성하는 공정을 구비한 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 관통 구멍 및 상기 제2 관통 구멍의 각각의 벽면을 따르도록, 텅스텐, 티타늄, 질화티타늄, 탄탈륨 및 몰리브덴으로 이루어지는 군에서 선택되는 1종 이상을 포함하는 피복 도전막을 형성하고, 상기 피복 도전막을 전체면 에치 백함으로써 상기 제1 도전막과 상기 제3 도전막을 형성하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 피복 도전막의 에치 백은 상기 제1 관통 구멍의 저벽면이 상기 피복 도전막으로부터 적어도 노출될 때까지 행해지는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 피복 도전막의 에치 백은 상기 제1 관통 구멍의 저벽면이 상기 피복 도전막으로부터 노출되기 전에 종료되는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 피복 도전막의 에치 백은 상기 제1 도전막의 가장 얇은 부분의 두께가 상기 제1 관통 구멍의 깊이의 1/2 이하로 될 때까지 행해지는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 관통 구멍의 폭이 상기 제2 관통 구멍의 폭보다 커지도록 상기 제1 관통 구멍과 상기 제2 관통 구멍이 형성되는 반도체 장치의 제조 방법.
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232273A (ja) * 1993-02-03 1994-08-19 Sony Corp アルミニウム配線形成方法
JPH10178091A (ja) * 1996-12-16 1998-06-30 Fujitsu Ltd 半導体装置の多層配線及び半導体装置の多層配線の形成方法
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JP2000188332A (ja) * 1998-12-22 2000-07-04 Seiko Epson Corp 半導体装置及びその製造方法
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization
JP2001085520A (ja) 1999-09-09 2001-03-30 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
US20020111013A1 (en) * 2001-02-15 2002-08-15 Okada Lynn A. Method for formation of single inlaid structures
JP2002313913A (ja) 2001-04-17 2002-10-25 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
JP2003318395A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置の製造方法
JP2003332426A (ja) * 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2007227970A (ja) * 2003-02-28 2007-09-06 Seiko Epson Corp 半導体装置及びその製造方法
JP4001115B2 (ja) 2003-02-28 2007-10-31 セイコーエプソン株式会社 半導体装置及びその製造方法
US7713866B2 (en) * 2006-11-21 2010-05-11 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2011096788A (ja) * 2009-10-28 2011-05-12 Renesas Electronics Corp 半導体装置の製造方法
US8525270B2 (en) * 2010-02-26 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and methods to stop contact metal from extruding into replacement gates
JP2011228419A (ja) * 2010-04-19 2011-11-10 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5959162B2 (ja) * 2011-06-09 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8716871B2 (en) * 2012-02-15 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Big via structure
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9601427B2 (en) * 2013-03-25 2017-03-21 Asahi Kasei Microdevices Corporation Semiconductor device including plural types of resistors and manufacturing method of the semiconductor device
US10163644B2 (en) * 2014-02-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Interconnect structure including a conductive feature and a barrier layer on sidewalls and a bottom surface of the conductive feature and method of forming the same
US9443761B2 (en) * 2014-07-29 2016-09-13 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits having device contacts
US9466530B2 (en) * 2014-10-29 2016-10-11 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a metal silicide capping layer
US9466494B2 (en) * 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill

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