KR100665193B1 - Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법 - Google Patents

Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100665193B1
KR100665193B1 KR1020050077382A KR20050077382A KR100665193B1 KR 100665193 B1 KR100665193 B1 KR 100665193B1 KR 1020050077382 A KR1020050077382 A KR 1020050077382A KR 20050077382 A KR20050077382 A KR 20050077382A KR 100665193 B1 KR100665193 B1 KR 100665193B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
metal structure
damascene
film
metal
Prior art date
Application number
KR1020050077382A
Other languages
English (en)
Inventor
원석준
박정민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050077382A priority Critical patent/KR100665193B1/ko
Application granted granted Critical
Publication of KR100665193B1 publication Critical patent/KR100665193B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

MIM 커패시터를 구비하는 반도체 장치가 제공된다. MIM 커패시터를 구비하는 반도체 장치는 제1 층간 절연막, 제1 층간 절연막 상에 위치하고 제1 다마신 배선을 구비하는 제2 층간 절연막, 제2 층간 절연막 상에 위치하고 제2 다마신 배선을 구비하는 제3 층간 절연막, 제1 층간 절연막 내에 형성되고 평판 형상을 가지는 제1 금속 구조물과 제2 층간 절연막 내에 형성되고 제1 금속 구조물 상에 위치되어 제1 다마신 배선과 실질적으로 동등한 높이를 가지며 내부 노드 및 내부 노드를 둘러싸는 외부 노드로 이루어진 제2 금속 구조물을 구비하는 하부 전극, 하부 전극 상에 컨포멀하게 형성되는 유전막 및 노드들 사이에 매립되는 제3 금속 구조물과 제3 층간 절연막 내에 형성되고 제3 금속 구조물의 상부에 위치하고 제2 다마신 배선과 실질적으로 동일한 높이를 가지는 평판 형상의 제4 금속 구조물을 구비하는 상부 전극을 포함한다. 또한, MIM 커패시터를 구비하는 반도체 장치의 제조 방법이 제공된다.
MIM 커패시터, 다마신, 노드

Description

ＭＩＭ 커패시터를 구비하는 반도체 장치 및 그의 제조 방법{Apparatus for a semiconductor having an MIM capacitor and method for forming thereof}
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 원 B-B'를 확대한 확대도이다.
도 1c는 본 발명의 제1 실시예에 따른 반도체 장치 중 제2 금속 구조물을 나타낸 평면도이다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2b는 도 2a의 원 B-B'를 확대한 확대도이다.
도 3는 본 발명의 제3 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 순서도이다.
도 6a 내지 6j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 층간 절연막 120 : 배선
130 : 하부 전극 140 : 상부 전극
150 : 유전막 160 : 습식 식각 방지 스페이서
170 : 배리어 메탈 180 : 캐핑막
190 : 에치 스탑퍼
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 MIM(Metal Insulator Metal) 커패시터를 구비하는 반도체 장치 제조 방법에 관한 것이다.
IDC(InterDigitated Capacitor)는 층간 절연막(inter metal dielectric)과 금속 배선을 이용하여 형성된다. 즉, 두 개의 금속 배선을 각각 전극으로 사용하고 두 금속 배선의 사이에 존재하는 층간 절연막을 유전막으로 사용한다.
IDC와 같은 경우에는 금속 배선수가 많고 층간 절연막의 유전율이 클수록 높은 커패시턴스를 얻을 수 있다. 하지만, CIS(CMOS Image Sensor) 및 LDI(Liquid crystal display Driver Integrated circuit)와 같은 제품들의 경우 금속 배선수가 적으므로 필요한 수준의 커패시턴스를 얻기 어렵다.
또한, 배선간 기생 커패시턴스 및 배선 저항을 감소시켜 디바이스의 속도를 보다 빠르게 하기 위해서 층간 절연막을 저유전율 물질(low-k dielectric)로 사용하는 제품의 경우, 유전막의 유전율이 낮아짐에 따라 커패시턴스(capacitance)는 감소하고 누설 전류(leakage current)가 증가되어 IDC의 사용은 한계점을 드러낼 것으로 예상된다. 또한, 여러 층이 적층되므로 한 층에서라도 CMP(Chemical Mechanical Polishing)후의 잔류물, 먼지 등에 의한 결함이 발생할 경우, 커패시터의 특성이 열화될 가능성이 높아 수율 측면에서도 불안 요소를 가지고 있다.
플래너 커패시터(planar capacitor)의 경우에는 평행한 두 개의 전극과 그 사이에 유전막의 적층이 필요하다. 이 경우 커패시터 형성시 발생하는 커패시터 토폴로지(topology)를 없애주기 위해 층간 절연막의 CMP가 필요한데, 층간 절연막으로 사용될 저유전율 물질의 강도가 낮아짐에 따라서, 그에 대한 CMP가 어렵다.
또한, CMP를 사용하지 아니하고 알루미늄 패드 밑에 커패시터를 제조하는 경우에는, 트렌치 커패시터(trench capacitor)가 되어야 하며, 개방 영역(open area)이 텅스텐(W) 대신 알루미늄(Al)으로 채워져야 하는 등 그 동안의 공정과는 많이 달라지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 고 용량을 갖고 수율이 높은 MIM 커패시터를 구비하는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, MIM 커패시터를 구비하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 층간 절연막, 제1 층간 절연막 상에 위치하고 제1 다마신 배선을 구비하는 제2 층간 절연막, 제2 층간 절연막 상에 위치하고 제2 다마신 배선을 구비하는 제3 층간 절연막, 제1 층간 절연막 내에 형성되고 평판 형상을 가지는 제1 금속 구조물과 제2 층간 절연막 내에 형성되고 제1 금속 구조물 상에 위치되어 제1 다마신 배선과 실질적으로 동등한 높이를 가지며 내부 노드 및 내부 노드를 둘러싸는 외부 노드로 이루어진 제2 금속 구조물을 구비하는 하부 전극, 하부 전극 상에 컨포멀하게 형성되는 유전막 및 노드들 사이에 매립되는 제3 금속 구조물과 제3 층간 절연막 내에 형성되고 제3 금속 구조물의 상부에 위치하고 제2 다마신 배선과 실질적으로 동일한 높이를 가지는 평판 형상의 제4 금속 구조물을 구비하는 상부 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 평판 형상의 제1 금속 구조물을 구비하는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 상에 제1 금속 구조물 상부와 접촉하는 내부 노드 및 내부 노드를 둘러싸는 외부 노드로 이루어진 제2 금속 구조물과 제1 다마신 배선을 포함하는 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막 상에 제2 다마신 배선을 포함하는 제3 층간 절연막을 형성하는 단계, 제3 층간 절연막을 식각하여 외부 노드 및 내부 노드의 상부를 노출시키는 개구부를 형성하는 단계, 개구부에 의해 노출된 제2 층간 절연막을 습식 식각으로 제거하는 단계, 노출된 노드들의 상면 및 개구부의 측벽에 컨포멀하게 유전막을 형성하는 단계 및 노드들 사이를 매 립하는 제3 금속 구조물 및 개구부 내를 매립하는 제4 금속 구조물을 형성하여 상부 전극을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 단면도이다. 도 1b는 도 1a의 원 B-B'를 확대한 확대도이다. 도 1c는 본 발명의 제1 실시예에 따른 반도체 장치 중 제2 금속 구조물을 나타낸 평면도이다.
도 1a 및 1b를 참조하면, 반도체 장치는 층간 절연막(110), 배선(120), 전극(130, 140), 유전막(150), 습식 식각 방지 스페이서(160), 배리어 메탈(170), 캐핑막(180) 및 에치 스탑퍼(etch stopper; 190)을 포함한다. 더 나아가서, 층간 절연막(110)은 제1 층간 절연막(111), 제2 층간 절연막(112) 및 제3 층간 절연막(113)을 포함한다. 그리고, 배선(120)은 하부 배선(121), 제1 다마신 배선(122) 및 제2 다마신 배선(123)을 포함한다. 그리고, 전극(130, 140)은 하부 전극(130)과 상부 전극(140)을 포함한다. 그리고, 하부 전극(130)은 제1 금속 구조물(131)과 제2 금 속 구조물(132, 133)을 포함하고, 상부 전극(140)은 제3 금속 구조물(141)과 제4 금속 구조물(142)을 포함한다.
층간 절연막(110)은 저유전율 물질로써 구성될 수 있다. 이로 인해서, 배선(120)간 기생 용량을 감소시켜 배선(120)간 상호 간섭을 감소시킬 수 있다.
제1 층간 절연막(111) 내에는 제1 금속 구조물(131)과 하부 배선(121)이 형성된다. 제1 층간 절연막(111)의 상부에는 제2 층간 절연막(112)이 형성된다.
제2 층간 절연막(112) 내에는 제1 다마신 배선(122), 제2 금속 구조물(132, 133), 유전막(150)의 일부 및 제3 금속 구조물(141)이 형성된다. 제2 층간 절연막(112)의 상부에는 제3 층간 절연막(113)이 형성된다.
제3 층간 절연막(113) 내에는 제2 다마신 배선(123), 유전막(150)의 일부 및 제4 금속 구조물(142)이 형성된다.
배선(120)은 저항이 낮은 구리로서 구성될 수 있다. 따라서, 반도체 소자의 동작 특성을 향상시킬 수 있다.
하부 배선(121)은 제1 금속 구조물(131)과 이격되어 위치한다. 하부 배선(121)은 비어 형상이나 트렌치 형상 또는 이들이 조합된 형상일 수 있다. 하부 배선(121)은 다마신 공정에 의해서 형성될 수 있다.
제1 다마신 배선(122)은 하부 배선(121)의 상부에 위치한다. 즉, 제1 다마신 배선(122)은 하부 배선(121)과 상호 접촉된다. 제1 다마신 배선(122)은 제2 금속 구조물(132, 133), 유전막(150) 및 제3 금속 구조물(141)과 이격되어 위치한다. 제1 다마신 배선(122)은 트렌치 퍼스트 방식 또는 비어 퍼스트 방식에 의해서 구현될 수 있다. 제1 다마신 배선(122)은 제2 금속 구조물(132, 133)과 동시에 형성함으로써, 공정을 보다 단순화할 수 있다. 또한, 제1 다마신 배선(122)은 듀얼 다마신 구조를 가질 수 있다. 본 실시예에서는 제1 다마신 배선(122)이 듀얼 다마신 구조를 가지는 경우에 대해서 설명하고 있다.
제2 다마신 배선(123)은 제1 다마신 배선(122)의 상부에 위치하여, 제1 다마신 배선(122)과 상호 접촉된다. 제2 다마신 배선(123)은 트렌치 퍼스트 방식 또는 비어 퍼스트 방식에 의해서 구현될 수 있다. 또한, 제2 다마신 배선(123)은 듀얼 다마신 구조를 가질 수 있다. 본 실시예에서는 제2 다마신 배선(123)이 듀얼 다마신 구조를 가지는 경우에 대해서 설명하고 있다.
전극(130, 140)은 배선(120) 재료로 사용되는 저항이 낮은 구리로서 구성될 수 있다. 구리는 종래의 배선(120) 재료로 사용되어오던 알루미늄에 비하여 비저항이 작기 때문에 RC 지연에 의한 반도체 소자의 동작 속도의 열화를 완화시킬 수 있다. 또한, 제1 내지 제4 금속 구조물(131, 132, 133, 141, 142)의 각각의 상부에는 CoWP로 이루어지는 금속막이 선택적 화학적 기상 증착 방식을 통하여 형성될 수 있다.
제1 금속 구조물(131)은 하부 전극(130)의 일부가 된다. 제1 금속 구조물(131)은 평판 형상이 되고, 하부 배선(121)과 이격되어 위치한다. 제1 금속 구조물(131)은 다마신 공정을 이용하여 하부 배선(121)과 함께 구현될 수 있다.
제2 금속 구조물(132, 133)은 하부 전극(130)의 일부가 된다. 제2 금속 구조물(132, 133)은 제1 금속 구조물(131)의 상부에 위치한다. 제2 금속 구조물(132, 133)은 다수의 기둥 형상으로 이루어진 내부 노드(133)와 내부 노드(133)를 둘러싸는 폐루프(closed loop) 형상을 지닌 외부 노드(132)로 구성될 수 있다. 또한, 제2 금속 구조물(132, 133)은 제1 다마신 배선(122)과 실질적으로 동등한 높이를 가진다.
이상과 같이, 내부 노드(133)이 다수의 기둥 형상을 가지고 제2 금속 구조물의 높이를 제1 다마신 배선과 실질적으로 동등하게 형성함에 따라서, 커패시턴스를 극대화할 수 있다. 그리고, 제2 금속 구조물(132, 133)의 외부 노드(132)를 폐루프 형상으로 형성함으로써, 마스크를 한 장 덜 쓸 수 있는 이점이 있다. 또한, 제2 금속 구조물(132, 133) 사이의 제2 층간 절연막(112)을 습식 식각으로 제거하여, 제2 금속 구조물(132, 133)의 구조적인 손상 없이 커패시터를 제작할 수 있다.
제2 금속 구조물(132, 133)은 다마신 공정을 이용하여 구현될 수 있다. 또한, 제2 금속 구조물(132, 133)은 제1 다마신 배선(122)과 함께 형성될 수 있다. 제2 금속 구조물(132, 133)을 듀얼 다마신 공정에 의하여 형성하는 경우에는 트렌치 퍼스트 방식 또는 비어 퍼스트 방식에 의해서 형성할 수 있다. 구체적으로, 트렌치 퍼스트 방식에 의해서 제2 금속 구조물(132, 133)을 형성하는 경우에는 트렌치와 비어 형성시 각각 그 일부를 형성하거나, 트렌치 형성시에는 형성하지 않고 비어 형성시에 그 전부를 형성할 수 있다. 비어 퍼스트 방식에 의해서 제2 금속 구조물(132, 133)을 형성하는 경우에는 비어 형성시 그 전부를 형성할 수 있다.
제3 금속 구조물(141)은 제4 금속 구조물(142)과 함께 상부 전극(140)의 역할을 한다. 제3 금속 구조물(141)은 노드들(132, 133) 사이에 매립되어 형성된다. 제3 금속 구조물(141)은 다마신 공정을 이용하여 구현될 수 있다.
제3 금속 구조물(141)은 제2 금속 구조물(132, 133)과 수평 방향으로 전계를 형성하여 전하를 축적할 수 있다. 또한, 제3 금속 구조물(141)은 제1 금속 구조물(131)과 수직 방향으로도 전계를 형성하여 전하를 축적할 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 장치는 수평 방향과 수직 방향으로 전계를 형성하여 전하를 축적함으로써 보다 큰 커패시턴스를 제공할 수 있다.
제4 금속 구조물(142)은 제3 금속 구조물(141)과 함께 상부 전극(140)의 역할을 한다. 제4 금속 구조물(142)은 제3 금속 구조물(141)과 유전막(150)의 상부에 위치한다. 제4 금속 구조물(142)은 평판 형상을 가질 수 있다. 제4 금속 구조물(142)은 다마신 공정에 의해서 구현될 수 있다. 제4 금속 구조물(142)은 다마신 공정에 의해서 제3 금속 구조물(141)과 동시에 형성될 수 있다. 또한, 제4 금속 구조물(142)의 가장자리는 외부 노드(132)의 상부에 위치할 수 있다.
제4 금속 구조물과 제2 금속 구조물이 동일한 면에서 CMP가 되지 않으므로 CMP후 발생되는 잔류물에 의한 커패시터의 열화를 방지할 수 있다. 또한, 제4 금속 구조물의 상부는 제2 금속 구조물로부터 멀리 떨어져 있으므로 CMP시 발생할 수 있는 디싱으로 인한 커패시터 구조의 손상을 방지할 수 있다.
유전막(150)은 상부 전극(140)과 하부 전극(130) 사이에 위치하여 커패시터의 절연체 역할을 한다. 유전막(150)은 하부 전극(130) 상에 컨포멀하게 형성된다. 즉, 유전막(150)은 하부 전극(130)의 구성요소인, 제1 금속 구조물(131)과 제2 금속 구조물(132, 133)의 상부에 컨포멀하게 형성된다. 유전막(150)은 SiN, SiON, SiCN, HfO2, Ta2O5, Al2O3, AlN, ZrO2, STO, Pr2O3 , La2O3 또는 이들의 조합으로 구성될 수 있다.
구체적으로, 유전막(150)의 일부는 제2 금속 구조물(132, 133) 사이에 컨포멀하게 형성되고, 나머지 일부는 제2 금속 구조물(132, 133)의 상부에 컨포멀하게 형성된다. 층간 절연막(110)이 저유전율 물질로 대체됨에 따라서, 층간 절연막(110) 자체를 유전막(150)으로 활용하는 경우에는 커패시턴스가 열화될 가능성이 크다. 따라서, 고유전율 물질을 활용하여서 유전막(150)을 층간 절연막(110)과는 별도로 제조하는 것이 바람직하다.
유전막(150)은 나이트라이드 계열의 막 또는 옥사이드 계열의 막으로 이루어지거나 나이트라이드 계열의 막 위에 옥사이드 계열의 막이 위치하는 적층 구조를 가질 수 있다. 따라서, 유전막(150)이 나이트 계열의 막을 포함하는 경우에는 캐핑막(180)을 따로 구비하지 아니하고도, 유전막(150)과 맞닿는 구리의 산화를 방지하며, 구리가 옥사이드 내부로 침투하는 것을 방지할 수 있다.
습식 식각 방지 스페이서(160)는 제4 금속 구조물(142)과 대향하는 제3 층간 절연막(113)의 측벽에 위치한다. 습식 식각 방지 스페이서(160)는 습식 식각율이 매우 낮은 SiNx, SiCx계열의 물질로 구성된다. 예를 들면, 습식 식각 방지 스페이서(160)은 SiN, SiC 또는 SiCN으로 구성될 수 있다. 따라서, 제2 금속 구조물(132, 133)의 사이에 존재하는 제2 층간 절연막(112)의 습식 식각시, 제3 층간 절연막(113)에 손상을 입히지 아니하고 제2 금속 구조물(132, 133)의 사이에 존재하는 제 2 층간 절연막(112)을 제거할 수 있다.
배리어 메탈(170)은 U자 모양을 가지며, 전극(130, 140)과 배선(120)을 구성하는 금속은 배리어 메탈(170) 내에 매립된다. 금속은 구리, 알루미늄, 텅스텐으로 구성될 수 있다. 이 중 저항이 작은 구리로 구성되는 것이 바람직하다.
배리어 메탈(170)은 Ti, TiN, Ta, TaN, TaAlN, TaSiN, TaSi2, TiSiN, WN으로 구성될 수 있다. 또한, 이들의 적층으로 구성될 수 있다. 배리어 메탈(170)은 구리의 산화를 방지하며, 구리가 실리콘 옥사이드로 침투하는 것을 방지한다.
캐핑막(180)은 제2 금속 구조물(132, 133)과 제1 다마신 배선(122)의 상부에 위치할 수 있다. 따라서, 구리의 산화를 방지하며, 구리가 옥사이드 내부에 침투하는 것을 방지할 수 있다. 캐핑막(180)은 SiN, Si3N4 또는 SiC로 구성될 수 있다.
에치 스탑퍼(190)은 제1 층간 절연막(111), 제2 층간 절연막(112) 및 제3 층간 절연막(113)의 각각의 상부의 일부 또는 전부에 형성될 수 있다. 에치 스탑퍼(190)은 SiN 또는 SiCN으로 구성될 수 있다.
도 1c를 참조하면, 외부 노드(132) 및 내부 노드(133)는 각각 캐핑막(180)과 배리어 메탈(170)으로 덮여 있다. 외부 노드(132)의 평면도는 폐루프 형상을 가져서 내부 노드(133)를 둘러싼다. 이러한 외부 노드(132)의 폐루프의 형상으로 인해서, 제조 공정시 마스크를 한 장 덜 쓸 수 있는 이점이 있다. 또한, 다수의 내부 노드(133)을 형성함으로써, 본 발명의 일 실시예에 따른 반도체 장치의 커패시턴스를 보다 크게 할 수 있다.
도 2a는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 도 2b는 도 2a의 원 B-B'를 확대한 확대도이다.
도 2a 내지 2b를 참조하면, 반도체 장치의 각 층간 절연막(111, 112, 113) 사이에는 에치 스탑퍼가 형성되지 않을 수 있다. 최근에는 에치 스탑퍼에 의해서 전체 층간 절연막의 유전상수값이 증가되므로 에치 스탑퍼는 가능한한 형성하지 않는다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 3을 참조하면, 제4 금속 구조물(142)의 가장자리는 제2 금속 구조물(132, 133)의 바깥에 위치한다. 이 경우, 습식 식각 방지 스페이서(160)는 제2 금속 구조물(132, 133)과 대향하는 제3 층간 절연막(113)의 측벽과 제2 금속 구조물(132, 133)의 외부 노드(132)의 바깥쪽에 위치하는 제2 층간 절연막(112)의 상부에 위치한다. 이러한 구조를 가지는 경우에도, 제2 금속 구조물(132, 133) 사이에 존재하는 제2 층간 절연막(112)의 습식 식각시, 제3 층간 절연막(113)에 손상을 입히지 아니하고 제2 금속 구조물(132, 133) 사이에 존재하는 제2 층간 절연막(112)을 제거할 수 있다. 구체적으로, 습식 식각 방지 스페이서(160)를 형성하기 위해서는 먼저, SiN막과 그 상부에 SiO2를 증착하는 단계 후, 스페이서 형성 건식 식각을 하여 외부노드(132)의 상부의 SiN막과 그 상부에 위치하는 SiO2막을 제거하는 단계를 거친 다음, SiN막 상부의 SiO2막과 외부 노드(132) 사이의 제2 층간 절연막(112)을 습식 식각을 통하여 제거하는 단계를 거친다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 4를 참조하면, 제2 층간 절연막(112)과 제3 층간 절연막(112)은 각각 그 사이에 에치 스탑퍼(190)을 더 포함한다. 이러한 경우에는 제2 층간 절연막(112)과 제3 층간 절연막(113)은 분리되어 여러 개의 절연막이 형성된다. 즉, 하부 전극(130)과 상부 전극(140)은 여러 개의 층간 절연막(111, 112, 113)과 에치 스탑퍼(190)에 걸쳐서 존재할 수 있다.
도 5은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 순서도이다. 도 6a 내지 6j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
도 5 내지 6j를 참조하면, 먼저, 하부 배선(121)과 제1 금속 구조물(131)을 포함하는 제1 층간 절연막(111)을 형성한다(S1 및 도 6a).
제1 층간 절연막(111)을 형성한 후에, 다마신 공정을 이용하여, 하부 배선(121)과 제1 금속 구조물(131)을 동시에 형성할 수 있다. 다마신 공정은 사진 공정, 식각 공정, 증착 공정 및 화학적 기계적 평탄화 공정으로 이루어진다.
제1 금속 구조물(131)을 구성하는 금속을 보호하기 위하여 선택적 화학적 기상 증착법을 이용하여 CoWP로 이루어지는 금속막(미도시)이 제1 금속 구조물(122)의 상부에 제조될 수 있다. 이러한 사항은 제1 금속 구조물(131)뿐만 아니라, 다른 금속 구조물(132, 133, 141, 142)에도 공통되게 적용된다. 또한, 제1 층간 절연막(111) 및 그 내부에 들어가는 구조물들(121, 131)을 형성한 후에는, 에치 스탑퍼(190)을 제조할 수 있다. 이러한 에치 스탑퍼(190)는 제1 층간 절연막(111)의 상부 뿐만 아니라, 제2 층간 절연막(112)의 상부, 제3 층간 절연막(113)의 상부에도 형성될 수 있다.
다음으로, 제1 다마신 배선(122)과 제2 금속 구조물(132, 133)을 포함하는 제2 층간 절연막(113)을 형성한다(S2 및 도 7b). 제1 다마신 배선(122)과 제2 금속 구조물(132, 133)은 다마신 공정을 이용하여 동시에 형성될 수 있다. 트렌치 퍼스트 방식에 의하는 경우에는 제2 금속 구조물(132, 133)은 트렌치 형성시 그 일부가 형성되고, 비어 형성시 나머지 일부가 형성되거나, 비어 형성시 그 전부가 형성될 수 있다. 비어 퍼스트 방식에 의하는 경우에는 제2 금속 구조물(132, 133)은 비어 형성시 그 전부가 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 제2 층간 절연막(112)은 여러 개의 절연막으로 형성될 수 있다. 따라서, 제2 금속 구조물(132, 133)은 여러 개의 절연막에 걸쳐서 형성될 수 있다.
또한, 제2 금속 구조물(132, 133)의 외부 노드(132)의 평면도는 폐루프 형상을 가지도록 형성한다. 이러한 형상으로 인해서, 외부 노드(132)의 사이에 존재하는 제2 층간 절연막을 제거할 때, 마스크를 이용하지 아니하고 제2 금속 구조물(132, 133)의 외부 노드(132) 사이에 존재하는 제2 층간 절연막(112)을 습식 식각을 이용하여 제거할 수 있다. 제2 금속 구조물(132, 133) 및 제1 다마신 배선(122)이 형성된 후에, 그들의 상부에는 캐핑막(180)을 형성할 수 있다. 이 후, 제2 층간 절연막(112)의 상부에는 에치 스탑퍼(190)가 형성될 수 있다.
다음으로, 제2 다마신 배선(123)을 포함하는 제3 층간 절연막(113)을 형성한 다(S3 및 도 6c). 제2 다마신 배선(123)은 제3 층간 절연막(113)을 형성한 후, 개구부(145)를 형성하기 전에 형성될 수 있다. 또한, 도면에서 설명하고 있지 않지만, 이와는 달리 제2 다마신 배선(123)은 상부 전극(140)을 형성한 후에 형성될 수 있다.
다음으로, 건식 식각 공정을 이용하여 제4 금속 구조물(142), 유전막(150) 및 습식 식각 방지 스페이서(160)가 형성되는 개구부(145)를 형성한다(S4 및 도 6d). 개구부(145)는 제3 층간 절연막(113) 내에 형성된다.
다음으로, 습식 식각 방지 스페이서(160)를 개구부(145)의 측벽에 형성한다(S5 및 도 6e). 습식 식각 방지 스페이서(160)은 습식 식각을 이용하여 제2 층간 절연막(112)의 일부를 제거하는 경우 제3 층간 절연막(113)을 보호한다.
다음으로, 습식 식각 공정을 이용하여 외부 노드의 사이에 위치하는 제2 층간 절연막의 일부를 제거한다(S6 및 도 6f). 습식 식각 공정을 이용함으로써, 제2 금속 구조물(132, 133)에 손상을 입히지 아니하고, 제2 금속 구조물(132, 133)의 외부 노드(132)의 사이에 존재하는 제2 층간 절연막(112)을 제거할 수 있다. 또한, 제2 금속 구조물(132, 133)의 외부 노드(132)의 평면도가 폐루프 형상을 가짐에 따라 마스크를 한 장 덜 쓸 수 있다.
다음으로, 하부 전극(130)의 상부에 유전막(150)을 형성한다(S7 및 도 6g). 하부 전극(130)의 상부에 컨포멀하게 유전막(150)을 형성한다. 이 경우, 유전막(150)은 나이트라이트 계열의 막(151) 상에 옥사이드 계열의 막(152)을 구비하는 적층 형상으로도 형성할 수 있다.
다음으로, 노드들(132, 133)의 사이와 상부에 상부 전극(140)을 형성한다(S8 및 도 6h 내지 도 6j). 노드들(132, 133)의 사이와 상부에는 배리어 메탈(170)과 상부 전극(140)을 구성하는 금속이 증착된다. 상부 전극(140)을 구성하는 금속까지 증착된 후에, 화학적 기계적 평탄화 공정을 전체적으로 수행하여, 제3 층간 절연막(113) 상에 있는 물질들을 제거하여 유전막(150), 배리어 메탈(170) 및 금속이 개구부(145)의 내에만 존재하도록 한다. 이후, 제3 층간 절연막(113) 상에는 에치 스탑퍼(190)가 제조될 수 있다.
이상과 같이, 본 발명의 일 실시예에 따른 반도체 장치는 다마신 배선을 활용하여 형성될 수 있기 때문에 상부 전극의 형성을 위한 추가 포토 마스크 한 장으로 형성이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 장치와 MIM 커패시터 및 그들의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 제2 금속 구조물의 높이를 제1 다마신 배선과 실질적으로 동등하게 형성하고, 다수의 기둥 형상을 가지는 노드를 형성함으로써 커패시턴스를 극대화할 수 있다.
둘째, 제2 금속 구조물의 외부 노드를 폐루프 형상으로 형성함으로써, 마스크를 한 장 덜 쓸 수 있다.
셋째, 제2 금속 구조물 사이의 층간 절연막을 습식 식각으로 제거하여, 제2 금속 구조물의 구조적인 손상없이 커패시터를 제조할 수 있다.
넷째, 제1 내지 제4 금속 구조물을 저항이 낮은 배선 재료로 형성함에 따라서, 저항을 감소시킬 수 있다.
다섯째, 제4 금속 구조물과 제2 금속 구조물이 같은 면에서 CMP가 되지 않으므로 CMP후 발생하는 잔류물에 의한 커패시터의 열화를 방지할 수 있다.
여섯째, 제2 금속 구조물이 제4 금속 구조물에서 멀리 떨어져 있으므로, CMP시 발생할 수 있는 디싱 현상으로 인해 커패시터 구조가 손상될 가능성이 매우 낮아진다.

Claims (17)

  1. 제1 층간 절연막;
    상기 제1 층간 절연막 상에 위치하고 제1 다마신 배선을 구비하는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 위치하고 제2 다마신 배선을 구비하는 제3 층간 절연막;
    상기 제1 층간 절연막 내에 형성되고 평판 형상을 가지는 제1 금속 구조물과, 상기 제2 층간 절연막 내에 형성되고, 상기 제1 금속 구조물 상에 위치되어 상기 제1 다마신 배선과 실질적으로 동등한 높이를 가지며, 내부 노드 및 상기 내부 노드를 둘러싸는 외부 노드로 이루어진 제2 금속 구조물을 구비하는 하부 전극;
    상기 하부 전극 상에 컨포멀하게 형성되는 유전막; 및
    상기 노드들 사이에 매립되는 제3 금속 구조물과 상기 제3 층간 절연막 내에 형성되고 상기 제3 금속 구조물의 상부에 위치하고 상기 제2 다마신 배선과 실질적으로 동일한 높이를 가지는 평판 형상의 제4 금속 구조물을 구비하는 상부 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 외부 노드는 상기 내부 노드를 둘러싸는 폐루프(closed loop) 형상인 반도체 장치.
  3. 제 2항에 있어서,
    상기 제4 금속 구조물의 가장자리는 상기 외부 노드의 상부에 위치하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제4 금속 구조물과 대향하는 상기 제3 층간 절연막의 측벽에 형성되는 습식 식각 방지 스페이서를 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 다마신 배선 및 상기 제2 다마신 배선은 듀얼 다마신 구조로 형성되는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제1 내지 4 금속 구조물은 다마신 공정을 이용하여 형성하는 반도체 장치.
  7. 제 4항에 있어서,
    상기 제3 금속 구조물 및 상기 제4 금속 구조물은 동시에 형성되는 반도체 장치.
  8. 제 4항에 있어서,
    상기 유전막은 나이트라이드 계열의 막 또는 옥사이드 계열의 막으로 이루어지거나 나이트라이드 계열의 막 상에 옥사이드 계열의 막이 위치된 적층 구조로 이루어지는 반도체 장치.
  9. 제 4항에 있어서,
    상기 제2 금속 구조물의 상부 및 상기 제1 다마신 배선의 상부에는 캐핑막을 더 포함하는 반도체 장치.
  10. 평판 형상의 제1 금속 구조물을 구비하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에, 상기 제1 금속 구조물 상부와 접촉하는 내부 노드 및 내부 노드를 둘러싸는 외부 노드로 이루어진 제2 금속 구조물과 제1 다마신 배선을 포함하는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에, 제2 다마신 배선을 포함하는 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막을 식각하여 상기 외부 노드 및 상기 내부 노드의 상부를 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 상기 제2 층간 절연막을 습식 식각으로 제거하는 단계;
    상기 노출된 노드들의 상면 및 상기 개구부의 측벽에 컨포멀하게 유전막을 형성하는 단계; 및
    상기 노드들 사이를 매립하는 제3 금속 구조물 및 상기 개구부 내를 매립하는 제4 금속 구조물을 형성하여 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 외부 노드는 상기 내부 노드를 둘러싸는 폐루프 형상으로 형성되는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 개구부는 상기 외부 노드의 일부 및 상기 내부 노드를 노출시키는 반도체 장치 제조 방법.
  13. 제 12항에 있어서,
    상기 개구부 형성 단계 후, 상기 개구부의 측벽에 습식 식각 방지 스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 다마신 배선 및 상기 제2 다마신 배선은 듀얼 다마신 구조로 형성 되는 반도체 장치 제조 방법.
  15. 제 13항에 있어서,
    상기 제1 내지 4 금속 구조물은 다마신 공정을 이용하여 형성하는 반도체 장치 제조 방법.
  16. 제 13항에 있어서,
    상기 유전막은 나이트라이드 계열의 막 또는 옥사이드 계열의 막으로 이루어지거나 나이트라이드 계열의 막 상에 옥사이드 계열의 막이 적층되는 구조로 이루어지는 반도체 장치 제조 방법.
  17. 제 13항에 있어서,
    상기 제2 층간 절연막을 형성한 후 상기 제2 금속 구조물의 상부 및 상기 제1 다마신 배선의 상부에 캐핑막을 더 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
KR1020050077382A 2005-08-23 2005-08-23 Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법 KR100665193B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050077382A KR100665193B1 (ko) 2005-08-23 2005-08-23 Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050077382A KR100665193B1 (ko) 2005-08-23 2005-08-23 Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100665193B1 true KR100665193B1 (ko) 2007-01-09

Family

ID=37867011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050077382A KR100665193B1 (ko) 2005-08-23 2005-08-23 Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR100665193B1 (ko)

Similar Documents

Publication Publication Date Title
US7220652B2 (en) Metal-insulator-metal capacitor and interconnecting structure
KR100642633B1 (ko) 엠아이엠 캐패시터들 및 그의 제조 방법
US9269762B2 (en) Metal-insulator-metal (MIM) capacitor within topmost thick inter-metal dielectric layers
US7846837B2 (en) Through substrate via process
JP5568494B2 (ja) 集積回路キャパシタ構造
US7560795B2 (en) Semiconductor device with a capacitor
US9972528B2 (en) Semiconductor devices
US20070111496A1 (en) Semiconductor device having dual stacked MIM capacitor and method of fabricating the same
US10910382B2 (en) Method for fabricating semiconductor device
US6964908B2 (en) Metal-insulator-metal capacitor and method of fabricating same
KR100439034B1 (ko) 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
TWI383471B (zh) 半導體裝置及其製造方法
KR100827498B1 (ko) 다마신을 이용한 금속 배선의 제조 방법
KR20200091192A (ko) 반도체 장치 및 그 제조 방법
KR100665193B1 (ko) Ｍｉｍ 커패시터를 구비하는 반도체 장치 및 그의 제조방법
US9331015B2 (en) Semiconductor device with a multilayer wire
CN113539954A (zh) 半导体结构及其制作方法
JP4931291B2 (ja) 半導体装置
US6776622B2 (en) Conductive contact structure and process for producing the same
US20210134661A1 (en) Semiconductor devices and methods of forming the same
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
KR20230159912A (ko) 수직형 반도체 소자
US7224012B2 (en) Thin film capacitor and fabrication method thereof
KR100712493B1 (ko) 반도체 소자 및 그 제조방법
US20150221593A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 14