CN107799500A - 半导体装置以及制造该半导体装置的方法 - Google Patents

半导体装置以及制造该半导体装置的方法 Download PDF

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Abstract

本发明涉及半导体装置以及制造该半导体装置的方法。层间绝缘膜具有通孔。侧壁导电层沿着一个通孔的侧壁表面布置，并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。第二金属布线层嵌入在一个通孔中，并且包含铝。插塞层嵌入在另一个通孔中，并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。

Description

半导体装置以及制造该半导体装置的方法
相关申请的交叉引用
在2016年8月29日提交的日本专利申请No.2016-166580的公开内容(包括说明书、附图和摘要在内)通过引用全部并入本文中。
技术领域
本发明涉及半导体装置以及制造该半导体装置的方法。
背景技术
例如，在未经审查的日本专利申请公开No.2001-85520和2002-313913中公开了半导体装置中的接触孔和通孔的内部结构。
在未经审查的日本专利申请公开No.2001-85520中，在通孔中形成由钨制成的侧壁，并且此后在该通孔中嵌入另一层钨。由此，形成由两个钨层构成的接触插塞。
此外，在未经审查的日本专利申请公开No.2002-313913中，将钨和多晶硅嵌入在通孔中，并由此形成接触插塞。
发明内容
在未经审查的日本专利申请公开No.2001-85520中，由于接触孔仅由钨制成，因而接触孔中的电阻增加。因此，这个接触插塞的配置并不适合于既要求对大电流的适应性也要求电阻降低的功率系统电路单元。
此外，在未经审查的日本专利申请公开No.2002-313913中，接触插塞包含多晶硅。由于多晶硅的电阻为高，这个接触插塞的配置并不适合于既要求对大电流的适应性也要求电阻降低的功率系统电路部分。当使用铝来代替多晶硅时，通孔的涂布性能恶化。
本发明的其它待解决的问题和新颖特征将根据本说明书的描述和附图变得清楚。
已经鉴于上述情况而做出本发明。根据本发明的一个实施例，提供了一种半导体装置，在该半导体装置中，绝缘膜具有第一贯通孔和第二贯通孔，第一导电膜具有沿着第一贯通孔的侧壁表面布置的第一侧壁部分并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种，第二导电膜嵌入在第一贯通孔中并且包含铝，以及第三导电膜嵌入在第二贯通孔中并且包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。
根据上述本发明的一个实施例，能够实现具有适合于功率系统电路单元的贯通孔的内部配置的半导体装置以及制造该半导体装置的方法。
附图说明
图1是例示根据第一实施例的半导体装置的一个功能示例的框图。
图2A是例示根据第一实施例的半导体装置的一个配置示例的平面视图。
图2B是例示根据第一实施例的半导体装置的一个配置示例的平面视图。
图2C是例示根据第一实施例的半导体装置的一个配置示例的平面视图。
图3A是例示图2中的平面视图的下层侧的一个示例的平面视图。
图3B是例示图2中的平面视图的下层侧的一个示例的平面视图。
图4A是例示图2中的平面视图的上层侧的一个示例的平面视图。
图4B是例示图2中的平面视图的上层侧的一个示例的平面视图。
图5A是沿着图2A中的VA-VA线的截面图，例示根据第一实施例的半导体装置的一个配置示例。
图5B是沿着图2A中的VB-VB线的截面图，例示根据第一实施例的半导体装置的一个配置示例。
图5C是沿着图2A中的VC-VC线的截面图，例示根据第一实施例的半导体装置的一个配置示例。
图6A是例示制造根据第一实施例的半导体装置的方法的第一处理的一个示例的示意性截面图。
图6B是例示制造根据第一实施例的半导体装置的方法的第一处理的一个示例的示意性截面图。
图7A是例示制造根据第一实施例的半导体装置的方法的第二处理的一个示例的示意性截面图。
图7B是例示制造根据第一实施例的半导体装置的方法的第二处理的一个示例的示意性截面图。
图8A是例示制造根据第一实施例的半导体装置的方法的第三处理的一个示例的示意性截面图。
图8B是例示制造根据第一实施例的半导体装置的方法的第三处理的一个示例的示意性截面图。
图9A是例示制造根据第一实施例的半导体装置的方法的第四处理的一个示例的示意性截面图。
图9B是例示制造根据第一实施例的半导体装置的方法的第四处理的一个示例的示意性截面图。
图10A是例示制造根据第一实施例的半导体装置的方法的第五处理的一个示例的示意性截面图。
图10B是例示制造根据第一实施例的半导体装置的方法的第五处理的一个示例的示意性截面图。
图11是例示制造根据比较示例的半导体装置的方法的第一处理的一个示例的示意性截面图。
图12是例示制造根据比较示例的半导体装置的方法的第二处理的一个示例的示意性截面图。
图13是例示制造根据比较示例的半导体装置的方法的第三处理的一个示例的示意性截面图。
图14是例示根据第二实施例的半导体装置的一个配置示例的示意性截面图。
图15是例示制造根据第二实施例的半导体装置的方法的一个示例的示意性截面图。
图16是例示根据第三实施例的半导体装置的一个配置示例的示意性截面图。
图17是例示制造根据第三实施例的半导体装置的方法的第一处理的一个示例的示意性截面图。
图18是例示制造根据第三实施例的半导体装置的方法的第二处理的一个示例的示意性截面图。
图19是例示第三实施例的改动示例的一个配置示例的示意性截面图。
图20是例示已经在第一实施例中的第二金属布线层中形成了气隙的配置的一个示例的示意性截面图。
图21是例示已经在第二实施例中的第二金属布线层中形成了气隙的配置的一个示例的示意性截面图。
图22是例示已经在第三实施例中的第二金属布线层中形成了气隙的配置的一个示例的示意性截面图。
图23是例示作为功率元件的一个示例的功率开关的等效电路的一个示例的示图。
图24是例示功率元件的I-V特性的一个示例的示图。
图25是例示功率元件的操作图像的一个示例的示图。
具体实施方式
在下文中，将参考附图来描述本发明的优选实施例。
(第一实施例)
如图1所示，根据第一实施例的半导体装置主要包括输出功率元件单元OP、接口/逻辑电路IL、监控器电路MC、保护电路PRC、驱动逻辑电路DLC、电源PS和多个焊盘PD。
电源PS经由有关的焊盘PD接收来自外部的电力供应。电源PS能够将已经从外部接收到的电力供应给接口/逻辑电路IL、监控器电路MC、保护电路PRC和驱动逻辑电路DLC。
接口/逻辑电路IL经由有关的焊盘PD与外部MCU(微控制器单元)电耦接。由此，接口/逻辑电路IL变得能够输入来自MCU的信号以及将信号输出到MCU。
MCU是SOC(片上系统)。接口/逻辑电路IL能够输入已经分别从监控器电路MC和保护电路PRC输出的信号，并且能够将信号输出到驱动逻辑电路DLC。
负载LO经由有关的焊盘PD电耦接在输出功率元件单元OP和监控器电路MC之间。输出功率元件单元OP能够通过经由有关的焊盘PD将信号输出到负载LO来控制负载LO。来自负载LO的信号经由有关的焊盘PD被反馈回给监控器电路MC。输出功率元件单元OP能够输入已经分别从保护电路PRC和驱动逻辑电路DLC输出的信号，并且能够将信号输出到监控器电路MC。
监控器电路MC能够将信号输出到保护电路PRC，并且能够将信号输出到驱动逻辑电路DLC。
图2A例示了图1所示的接口/逻辑电路IL的部分的平面结构的一个示例。图2B例示了图1所示的输出功率元件单元OP的部分的平面结构的一个示例。图2C例示了图1所示的焊盘PD的平面结构的一个示例。
图3A是图2A中的接口/逻辑电路IL的下层侧的平面视图，以及图3B是图2B中的输出功率元件单元OP的下层侧的平面视图。此外，图4A是图2A中的接口/逻辑电路IL的上层侧的平面视图，以及图4B是图2B中的输出功率元件单元OP的上层侧的平面视图。
图5A是沿着图2A中的VA-VA线的截面图，图5B是沿着图2B中的VB-VB线的截面图，以及图5C是沿着图2C中的VC-VC线的截面图。
如同图5A所主要例示的，在逻辑部中，MOS(金属氧化物半导体)晶体管TR形成在半导体衬底SB的表面上/上方。MOS晶体管TR包括一对源极/漏极区域SD、栅极绝缘膜GI、栅极电极GE等。
一对源极/漏极区域SD通过在彼此之间保留一定距离而彼此隔开地形成在半导体衬底SB的表面上/上方。栅极电极GE形成在半导体衬底SB的表面上/上方，其中栅极绝缘膜GI被插入以便面向被夹在一对源极/漏极区域SD之间的区域。
如同图2A和图5A所主要例示的，在平面视图中，MOS晶体管TR形成在栅极电极GE与半导体衬底SB的有源区域之间的相交部分上。在此，平面视图意味着从垂直于半导体衬底SB的表面的方向观看的视角。
如同图5A所主要例示的，层间绝缘膜II1形成在半导体衬底SB的表面上/上方，以便覆盖MOS晶体管TR。多个接触孔CH2形成在层间绝缘膜II1中。接触孔CH2达到如此成对的相应的源极/漏极区域SD。插塞层PL2被嵌入在每个接触孔CH2中。
第一金属布线层M1形成在层间绝缘膜II1的上表面上/上方，以便经由插塞层PL2与源极/漏极区域SD电耦接。第一金属布线层M1由包含例如铝(Al)的材料制成。具体地，第一金属布线层M1由诸如例如铝、铝铜合金等的材料制成。
层间绝缘膜II2(绝缘膜)形成在层间绝缘膜II1上/上方，以便覆盖在第一金属布线层M1上方。层间绝缘膜II2由例如二氧化硅膜构成。二氧化硅膜通过例如使用TEOS(原硅酸四乙酯，Tetra Ethyl Ortho Silicate)的等离子体CVD法来形成，其中TEOS是有机硅化合物中的一种。
多个通孔VH2(第二贯通孔)形成在层间绝缘膜II2中。通孔VH2达到第一金属布线层M1。插塞层PL3(第三导电膜)嵌入在每个通孔VH2中。
插塞层PL3由金属膜(例如，高熔点金属膜)构成，该金属膜能够通过使用例如CVD(化学气相沉积)法来形成。具体地，插塞层PL3由包含例如从包括钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)和钼(Mb)的群组中选出的一种或多种的材料制成。
第二金属布线层M2形成在层间绝缘膜II2的上表面上/上方，以便经由插塞层PL3与第一金属布线层M1电耦接。第二金属布线层M2由包含例如铝的材料制成。具体地，第二金属布线层M2由诸如铝、铝铜合金等的材料制成。
如同图2A和图4A所主要例示的，在平面视图中，接触孔CH2形成在第一金属布线层M1与半导体衬底SB的有源区域之间的相交部分中。此外，在平面视图中，通孔VH2形成在第一金属布线层M1与第二金属布线层M2之间的相交点。
如同图5B所主要示出的，在功率元件部中，功率MOS晶体管PTR形成在半导体衬底SB的表面上/上方。功率MOS晶体管PTR包括源极区域SR、漏极区域DR、栅极绝缘膜、栅极电极GE等。
源极区域SR和漏极区域DR通过在彼此之间保留一定距离而彼此隔开地形成在半导体衬底SB的表面上/上方。元件隔离绝缘膜SI形成在半导体衬底SB的源极区域SR和漏极区域DR之间的表面上/上方。元件隔离绝缘膜SI由例如二氧化硅膜构成，该二氧化硅膜已经通过LOCOS(硅的局部氧化)法形成。
栅极电极GE形成在半导体衬底SB的表面上/上方，其中栅极绝缘膜GI被插入以便面向被夹在源极区域SR和漏极区域DR之间的区域。栅极电极GE的漏极区域DR侧的端部骑坐于元件隔离绝缘膜SI上。此外，接触区域CR形成在半导体衬底SB的表面上/上方，以便与源极区域SR相邻。
如同图2B和图3B所主要例示的，在平面视图中，栅极电极GE延伸，以便与半导体衬底SB的有源区域并排布置。
如同图5B所主要例示的，层间绝缘膜II1形成在半导体衬底SB的表面上/上方，以便覆盖功率MOS晶体管PTR。层间绝缘膜II1由与逻辑部内的层间绝缘膜II1相同的材料制成。多个接触孔CH1形成在层间绝缘膜II1中。接触孔CH1达到接触区域CR和源极区域SR。插塞层PL1嵌入在每个接触孔CH1中。
第一金属布线层M1形成在层间绝缘膜II1的上表面上/上方，以便经由插塞层PL1与接触区域CR和源极区域SR电耦接。第一金属布线层M1由包含例如铝的材料制成。具体地，第一金属布线层M1由诸如例如铝、铝铜合金等材料制成。
层间绝缘膜II2形成在层间绝缘膜II1上/上方，以便覆盖在第一金属布线层M1上方。层间绝缘膜II2由例如二氧化硅膜构成。二氧化硅膜通过例如使用TEOS的等离子体CVD法来形成，其中TEOS是有机硅化合物中的一种。
多个通孔VH1(第一贯通孔)形成在层间绝缘膜II2中。通孔VH1达到第一金属布线层M1。每个通孔VH1的宽度L1均比在逻辑部中的每个通孔VH2的宽度L2宽。
侧壁间隔件形状的侧壁导电层SWC(第一导电膜)被形成为沿着每个通孔VH1的侧壁表面布置。侧壁导电层SWC由包含例如从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种的材料制成。在每个通孔VH1中，第一金属布线层M1的上表面从侧壁导电层SWC暴露。
第二金属布线层M2(第二导电膜)被形成为嵌入在通孔VH1中并且位于层间绝缘膜II2的上表面上/上方。第二金属布线层M2由包含例如铝的材料制成。具体地，第二金属布线层M2由诸如例如铝、铝铜合金等材料制成。
第二金属布线层M2与在每个通孔VH1的底部部分处的第一金属布线层M1的上表面接触。此外，第二金属布线层M2与每个通孔VH1中的侧壁导电层SWC的侧表面接触。
如同图2B和图4B所主要例示的，在平面视图中，第一金属布线层M1延伸以便与栅极电极GE并排布置。在平面视图中，第二金属布线层M2在与第一金属布线层M1交叉的方向(例如，与第一金属布线层M1正交的方向)上延伸。
在平面视图中，接触孔CH1形成在第一金属布线层M1与半导体衬底SB的有源区域之间的相交部分中。此外，在平面视图中，通孔VH1形成在第一金属布线层M1与第二金属布线层M2之间的相交部分中。在平面视图中，侧壁导电层SWC沿着每个通孔VH1的侧壁表面环状地形成。
如图2C和5C所示，在焊盘部中，元件隔离绝缘膜SI形成在半导体衬底SB的表面上/上方。层间绝缘膜II1形成在元件隔离绝缘膜SI上/上方。层间绝缘膜II1由与逻辑部中的层间绝缘膜II1相同的材料制成。
第一金属布线层M1形成在层间绝缘膜II1上/上方。第一金属布线层M1由包含例如铝的材料制成。具体地，第一金属布线层M1由诸如例如铝、铝铜合金等的材料制成。
层间绝缘膜II2形成在层间绝缘膜II1上/上方，以便覆盖第一金属布线层M1。层间绝缘膜II2由例如二氧化硅膜构成。二氧化硅膜通过例如使用TEOS的等离子体CVD法来形成，其中TEOS是有机硅化合物中的一种。
通孔VH3形成在层间绝缘膜II2中。通孔VH3到达第一金属布线层M1。通孔VH3的宽度L3比在功率元件部中的每个通孔的宽度L1宽。
侧壁间隔件形状的侧壁导电层SWC被形成为沿着通孔VH3的侧壁表面布置。侧壁导电层SWC由包含例如从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种的材料制成。在通孔VH3中，第一金属布线层M1的上表面从侧壁导电层SWC暴露。在平面视图中，侧壁导电层SWC沿着通孔VH3的侧壁表面环状地形成。
第二金属布线层M2被形成为嵌入在通孔VH3中并且位于层间绝缘膜II2的上表面上/上方。第二金属布线层M2由例如包含铝(Al)的材料制成。具体地，第二金属布线层M2由诸如例如铝、铝铜合金等的材料制成。
第二金属布线层M2与在通孔VH3的底部部分处的第一金属布线层M1的上表面接触。此外，第二金属布线层M2与在通孔VH3中的侧壁导电层SWC的侧表面接触。当阻挡金属层(未示出)形成在第一金属布线层M1的上表面上/上方时，第二金属布线层M2可以被形成为与通孔VH1中的阻挡金属层的上表面接触。
顺便地，在逻辑部、功率元件部和焊盘部中的每个中，可以形成第一阻挡金属层(未示出)，以便覆盖第一金属布线层M1的上表面和侧表面。此外，还可以形成第二阻挡金属层(未示出)，以便覆盖层间绝缘膜II2的上表面以及各个通孔VH1至VH3的侧表面和底表面。
然后，将通过使用图6至图10来描述制造根据第一实施例的半导体装置的方法。顺便地，在下面的关于制造方法的描述中，将描述与第一金属布线层M1相比位于更高处的上层部分。
如图6A和图6B所示，在层间绝缘膜II1(未示出)上/上方形成第一金属布线层M1。第一金属布线层M1通过如下形成：例如，通过溅射来沉积铝层，并且此后通过通用的光刻技术和刻蚀技术来将该铝层图案化。第一阻挡金属层BM1被形成为覆盖第一金属布线层M1的上表面和侧表面。第一阻挡金属层BM1由例如氮化钛(TiN)制成。
在层间绝缘膜II1上/上方形成由例如二氧化硅膜构成的层间绝缘膜II2，以便覆盖第一金属布线层M1。层间绝缘膜II1通过例如使用TEOS的等离子体CVD法来形成，其中TEOS是有机硅化合物中的一种。
如图7A和图7B所示，通过通用的光刻技术和刻蚀技术在层间绝缘膜II2中形成通孔VH1和VH2。各个通孔VH1和VH2被形成为达到第一金属布线层M1。当如同在第一实施例中那样在第一金属布线层M1的上表面上/上方形成第一阻挡金属层BM1时，各个通孔VH1和VH2被形成为达到第一阻挡金属层BM1。将要被形成在功率元件部中的通孔VH1形成为具有比要被形成在逻辑部中的通孔VH2的宽度L2宽的宽度L1。
如图8A和图8B所示，第二阻挡金属层BM2被形成为覆盖层间绝缘膜II2的上表面以及通孔VH1和VH2的内壁表面(侧壁表面和底壁表面)。第二阻挡金属层BM2通过例如自下而上按顺序层叠钛和氮化钛来形成。构成第二阻挡金属BM2的钛和氮化钛中的每个都通过例如溅射来形成。
在第二阻挡金属层BM2上/上方形成导电层CL。导电层CL通过例如以CVD法来沉积钨而形成。在这种情况下，在功率元件部内，导电层CL并没有紧密地嵌入在通孔VH1中，并且沿着通孔VH1的内壁表面(侧壁表面和底壁表面)而形成。另一方面，在逻辑部中，导电层CL被形成为紧密地嵌入在通孔VH2中。
如图9A和图9B所示，对导电层CL的整个表面执行回刻蚀。执行回刻蚀直到通孔VH1的底壁表面被暴露。具体地，执行回刻蚀，直到例如第二阻挡金属层BM2从导电层CL暴露。
在功率元件部中，导电层CL通过回刻蚀以侧壁间隔件形状的形式保留下来，以便覆盖通孔VH1的侧壁。由此，从导电层CL形成侧壁间隔件形状的侧壁导电膜SWC。因此，在通孔VH1的底壁表面处，第二阻挡金属层BM2从侧壁导电层SWC暴露。
另一方面，在逻辑部中，导电层CL通过回刻蚀以嵌入在通孔VH2中的状态保留下来。由此，从导电层CL形成嵌入在通孔VH2中的插塞层PL3。因此，在通孔VH2的底壁表面处，第二阻挡金属层BM2没有从插塞层PL3暴露。
如图10A和图10B所示，在层间绝缘膜II2上/上方形成第二金属布线层M2。第二金属布线层M2通过如下形成：例如，通过溅射来沉积铝层并且此后通过通用的光刻技术和刻蚀技术将该铝层图案化。
根据以上所述，制造了图2至图5所示的根据第一实施例的半导体装置。
然后，将通过与图11至图13所示的比较示例的比较来描述第一实施例的操作优点。
如图11所示，在比较示例中同样，按照与图6A和图6B所示的方式相同的方式在层间绝缘膜II1(未示出)上/上方形成第一金属布线层M1、第一阻挡金属层BM1和层间绝缘膜II2。
如图12所示，在比较示例中，然后，在层间绝缘膜II2中形成通孔VH1。通孔VH1通过如下形成：选择性地湿法刻蚀层间绝缘膜II2的上表面至降低至预定的深度，并且此后干法刻蚀层间绝缘膜II2的上表面。然后，按照与在第一实施例中的方式相同的方式来形成第二阻挡金属层BM2。
如图13所示，通过溅射来形成铝膜作为第二金属布线层M2。
在上述比较示例中，通过湿法刻蚀来增宽通孔VH1的上端。由此，改善涂布性能为低的铝膜M2的涂布性能。但是，铝膜M2的涂布性能基本上为低，并且如图13所示，铝膜M2上的膜厚度为薄的部分形成在通孔VH1的底部部分附近。因此，当大电流流过时，令人担心的是耐电迁移性可能会恶化。
另一方面，在第一实施例中，如图10B所示，侧壁导电层SWC形成在通孔VH1的侧壁上。因此，即使当第二金属布线层M2上的膜厚度为薄的部分形成在通孔VH1的底部部分上时，也能够通过侧壁导电层SWC来确保导电层的整体膜厚度(侧壁导电层SWC和第二金属布线层M2的膜厚度的总和)。因此，即使当大电流流过时，与比较示例相比，也能够更多地改善耐电迁移性。
此外，在第一实施例中，如图10B所示，侧壁导电层SWC由包含例如从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种的材料制成。上述材料是能够通过CVD法来形成的金属膜(例如，高熔点金属膜)，并且是在膜沉积中具有高涂布性能的材料。因此，能够通过使用该材料来形成侧壁导电层SWC而将侧壁导电层SWC向下牢固地涂布于通孔VH1的底部部分。
此外，通过在通孔VH1的侧壁上形成侧壁导电层SWC，通孔VH1的直径随着往上走而更平滑地增加。因此，通孔VH1中由铝膜构成的第二金属布线层M2的涂布性能变得优选，并且变得能够促进第二金属布线层M2的电阻降低。
此外，铝膜是低电阻材料，并且低电阻材料被嵌入在通孔VH1中。因此，与只有钨被嵌入在通孔VH1中的配置以及多晶硅被嵌入在通孔VH1中的配置相比，上述配置变得能够更多地促进电阻降低。
根据以上所述，在第一实施例中，变得能够同时获得在功率系统电路单元中所要求的对大电流的适应性和电阻降低。
此外，在第一实施例中，插塞层PL3被嵌入在逻辑部的通孔VH2中。插塞层PL3从材料与侧壁导电层SWC相同的导电层CL形成。因此，能够与在功率元件部中的通孔VH1的侧壁上形成侧壁导电层SWC同时地执行在逻辑部中的通孔VH2中嵌入插塞层PL3。由此变得能够促进制造处理的简化。
此外，为了在同时执行的制造处理中单独地形成插塞层PL3和侧壁导电层SWC，要求使得通孔VH2的宽度L2比通孔VH1的宽度L1更窄。由于在第一实施例中能够用这种方式使通孔VH2的宽度L2变窄，因而也容易应对在逻辑部中的元件的高度集成。
此外，在第一实施例中，如图10B所示，通孔VH1的底壁表面的部分(第二阻挡金属层BM2的部分)从侧壁导电层SWC暴露。因此，变得能够很大程度上确保第二金属布线层M2在通孔VH1中的占用区域。由于第二金属布线层M2包含低电阻的铝，因而变得能够通过在很大程度上确保第二金属布线层M2在通孔VH1中的占用区域而进一步促进电阻降低。
此外，在第一实施例中，如图2至图5所示，通孔VH1被布置在形成功率元件(例如，功率MOS晶体管PTR)的区域的正上方。由此，变得容易将第一金属布线层M1经由通孔VH1电耦接至第二金属布线层M2，其中第一金属布线层M1与功率MOS晶体管PTR的源极区域SR或漏极区域DR电耦接。
此外，在第一实施例中，如图2至图5所示，通孔VH2被布置在形成逻辑元件(例如，MOS晶体管TR)的区域的正上方。由此，变得容易将第一金属布线层M1经由通孔VH2电耦接至第二金属布线层M2，其中，第一金属布线层M1与成对的源极/漏极区域SD中的一个或MOS晶体管TR的栅极电极GE电耦接。
(第二实施例)
如图14所示，第二实施例的配置与第一实施例的配置的不同之处在于侧壁导电层SWC在功率元件部中的配置。具体地，在第二实施例中的侧壁导电层SWC覆盖通孔VH1的整个底壁表面。侧壁导电层SWC覆盖位于通孔VH1的底壁表面上的第一阻挡金属层BM2的全部。
侧壁导电层SWC包括侧壁间隔件形状的部分和薄膜部分。侧壁导电层SWC的最薄部分(薄膜部分)的厚度T不大于通孔VH1的深度D的1/2。顺便地，侧壁导电层SWC的侧壁间隔件形状的部分的厚度与通孔VH1的深度D几乎相同。
顺便地，由于在其它方面第二实施例的配置与第一实施例的配置几乎相同，因而为与第一实施例中的元件相同的元件分配相同的附图标记，并且不对其进行重复性的描述。
第二实施例中的制造方法遵循与图6至图8所示的第一实施例中的处理相同的处理。然后，对导电层CL的整个表面进行回刻蚀。在这种情况下，如图15所示，在通孔VH1的底壁表面被暴露之前终止回刻蚀。具体地，回刻蚀被控制为使得在功率元件部中的通孔VH1中第二阻挡金属层BM2不暴露。然后，如图14所示，按照与在第一实施例中的方式相同的方式来形成第二金属布线层M2。根据以上所述，制造出根据第二实施例的半导体装置。
在第二实施例中，如图14所示，侧壁导电层SWC覆盖通孔VH1的底壁表面的全部。由此，在第一金属布线层M1中的铝变得难以溜出到第二金属布线层M2，并且由此变得能够抑制铝的迁移。
此外，侧壁导电层SWC的最薄部分的厚度T不大于通孔VH1的深度D的1/2。因此，能够在抑制铝的迁移的同时抑制电阻的增加。
此外，在第二实施例中，能够获得与第一实施例的有利效果相同的有利效果。
(第三实施例)
如图16所示，第三实施例的配置与第一实施例的配置的不同之处在于在功率元件部中的通孔VH1中形成了另一个侧壁导电层SWC2(第四导电膜)。具体地，第三实施例中的侧壁导电层SWC2具有侧壁间隔形状并且与侧壁导电层SWC的侧面部分接触。
第一阻挡金属BM2的部分在通孔VH1的底壁表面处从侧壁导电层SWC和侧壁导电层SWC2暴露。侧壁导电层SWC2由包含例如从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种的材料制成。
顺便地，由于第三实施例的配置在其它方面与第一实施例的配置几乎相同，因而为与第一实施例中的元件相同的元件分配相同的附图标记，并且不对其进行重复性的描述。
在第三实施例中的制造方法遵循与图6至图8所示的第一实施例中的处理相同的处理。此后，如图17所示，另一个导电层CL2形成在第二阻挡金属层BM2上/上方并且沿着通孔VH1的内壁表面。导电层CL2通过例如由CVD法来沉积钨而形成。在这种情况下，在功率元件部内，导电层CL2被形成为不被紧密地嵌入在通孔VH1中。
然后，如图18所示，导电层CL2的整个表面被回刻蚀。在这种情况下，回刻蚀被控制为使得在功率元件部中的通孔VH1中第二阻挡金属层BM2不暴露。然后，如图14所示，按照与第一实施例中的方式相同的方式来形成第二金属布线层M2。根据以上所述，制造出根据第三实施例的半导体装置。
在第三实施例中，在功率元件部中的通孔VH1中形成侧壁导电层SWC2(第四导电膜)。因此，与侧壁导电层SWC的侧壁相比，侧壁导电层SWC2的侧壁形成得更平缓。由此，被形成为与侧壁导电层SWC2的侧壁接触的第二阻挡金属层BM2的涂布性能变得更为优选。
此外，在第三实施例中，能够获得与第一实施例中的有利效果相同的有利效果。
顺便地，如图19所示，侧壁导电层SWC2可以覆盖通孔VH1的底壁表面的全部。即，侧壁导电层SWC2覆盖位于通孔VH1的底壁表面上的第二阻挡金属层BM2的全部。
侧壁导电层SWC2包括侧壁间隔件形状的部分和薄膜部分。侧壁导电层SWC2的最薄部分(薄膜部分)的厚度不大于通孔VH1的深度D的1/2。顺便地，侧壁导电层SWC2的侧壁间隔件形状的部分具有与通孔VH1的深度D几乎相同的厚度。
图19所示的配置既具有第三实施例的有利效果，也具有第二实施例的有利效果。
(其它)
在上述第一至第三实施例中的每种配置中，可以在第二金属布线层M2中形成气隙。图20是例示已经在第一实施例中的第二金属布线层M2中形成了气隙AG的状态的一个示例的示图。图21是例示已经在第二实施例中的第二金属布线层M2中形成了气隙AG的状态的一个示例的示图。图22是例示已经在第三实施例中的第二金属布线层M2中形成了气隙AG的状态的一个示例的示图。如图20至图22所示，气隙AG形成在通孔VH1的正上方。
当气隙如上所述的那样形成在第二金属布线层M2中时，由于气隙AG中的空气的介电常数是稳定的，因而布线间电容减小并且变稳定。
顺便地，尽管在第一至第三实施例中，已经将功率MOS晶体管PTR作为功率元件进行了描述，但是IGBT(绝缘栅型双极晶体管)也可以用作功率元件。
此外，第一至第三实施例中的功率元件指的是用于功率转换的元件，诸如例如功率开关等。为了驱动外部附接的负载(电机、电容器等)，对第一至第三实施例中的每个实施例中的功率元件所要求的性能是耐高压和大电流处理能力。
在第一至第三实施例中的每个实施例中的功率元件都具有如例如图23中所示的那种等效电路、展现出如例如图24中所示的那种I-V特性，并且执行如例如图25中所示的那种操作。
此外，尽管在第一至第三实施例中，已经将MOS晶体管TR作为逻辑元件进行了描述，但是MIS(金属绝缘体半导体)晶体管也可以用作逻辑元件，并且逻辑元件并不限定于此。
在第一至第三实施例中的每个实施例中的逻辑元件指的是数字信号处理元件，诸如例如逻辑信息开关等。作为逻辑元件，所需的性能为例如低电压可操作性和高速可切换性。
尽管已经基于如上所述的本发明的实施例，对已经由发明人和其他人做出的本发明进行了具体描述，但是不言而喻的是，本发明并不限于上述实施例，并且在不偏离本发明的要旨的范围内可以按各种方式来改动和修改。

Claims (15)

1.一种半导体装置，包括：
半导体衬底；
第一布线层，所述第一布线层形成在所述半导体衬底上方；
绝缘膜，所述绝缘膜覆盖所述第一布线层并且具有第一贯通孔，所述第一布线层通过所述第一贯通孔暴露；
第一导电膜，所述第一导电膜具有沿着所述第一贯通孔的侧壁表面部署的侧壁部分，在所述第一贯通孔的底部上所述第一导电膜的厚度不大于所述第一贯通孔的深度的1/2，并且所述第一导电膜不在所述绝缘膜上方延伸；以及
第二导电膜，所述第二导电膜形成在所述第一导电膜上方、被嵌入在所述第一贯通孔中并且由铝制成。
2.根据权利要求1所述的半导体装置，
其中所述第一导电膜包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种。
3.根据权利要求1所述的半导体装置，
其中所述第一布线层在所述第一贯通孔的底部处从所述第一导电膜暴露。
4.根据权利要求1所述的半导体装置，
其中第一阻挡金属层被设置在所述第一布线层与所述第一导电膜之间。
5.根据权利要求1所述的半导体装置，
其中所述第二导电膜被设置在所述绝缘膜中的所述第一贯通孔的侧壁表面与所述第一导电膜之间。
6.根据权利要求1所述的半导体装置，
其中所述绝缘膜被进一步设置有宽度比所述第一贯通孔的宽度小的第二贯通孔，并且膜厚度为所述第二贯通孔的深度的至少1/2的第三导电膜被设置在所述第二贯通孔中。
7.根据权利要求1所述的半导体装置，
其中功率元件被部署在所述半导体衬底上方，以及
其中所述第一导电膜与所述功率元件电耦接。
8.根据权利要求6所述的半导体装置，
其中MOS晶体管被部署在所述半导体衬底上方，以及
其中所述第三导电膜与所述MOS晶体管电耦接。
9.一种制造半导体装置的方法，包括以下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底上方形成第一布线层；
(c)在所述第一布线层上方形成绝缘膜；
(d)在所述绝缘膜中形成第一贯通孔，所述第一布线层通过所述第一贯通孔暴露；
(e)形成第一导电膜，所述第一导电膜具有沿着所述第一贯通孔的侧壁表面部署的侧壁部分，在所述第一贯通孔的底部上所述第一导电膜的厚度不大于所述第一贯通孔的深度的1/2，并且所述第一导电膜不在所述绝缘膜上方延伸；以及
(f)在所述第一导电膜上方形成第二导电膜，所述第二导电膜被嵌入在所述第一贯通孔中并且由铝制成。
10.根据权利要求9所述的制造半导体装置的方法，还包括以下步骤：
(g)在所述绝缘膜中形成第二贯通孔，所述第一布线层通过所述第二贯通孔暴露；以及
(h)在所述第二贯通孔中形成膜厚度为所述第二贯通孔的深度的至少1/2的第三导电膜。
11.根据权利要求10所述的制造半导体装置的方法，
其中沿着所述第一贯通孔和所述第二贯通孔的各自的侧壁表面和底表面形成涂布导电膜，其中所述涂布导电膜包含从包括钨、钛、氮化钛、钽和钼的群组中选出的一种或多种，所述涂布导电膜的整个表面被回刻蚀并且由此形成所述第一导电膜和所述第三导电膜。
12.根据权利要求11所述的制造半导体装置的方法，
其中执行所述涂布导电膜的回刻蚀，直到所述第一贯通孔的所述底表面至少从所述涂布导电膜暴露。
13.根据权利要求11所述的制造半导体装置的方法，
其中所述涂布导电膜的回刻蚀在所述第一贯通孔的所述底表面从所述涂布导电膜暴露之前被终止。
14.根据权利要求13所述的制造半导体装置的方法，
其中执行所述涂布导电膜的回刻蚀，直到所述第一导电膜的最薄部分的厚度达到不大于所述第一贯通孔的深度的1/2。
15.根据权利要求10所述的制造半导体装置的方法，
其中所述第一贯通孔和所述第二贯通孔被形成为使得所述第一贯通孔的宽度变得比所述第二贯通孔的宽度大。
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