JP2020509942A - 接合構造物 - Google Patents

接合構造物 Download PDF

Info

Publication number
JP2020509942A
JP2020509942A JP2019543246A JP2019543246A JP2020509942A JP 2020509942 A JP2020509942 A JP 2020509942A JP 2019543246 A JP2019543246 A JP 2019543246A JP 2019543246 A JP2019543246 A JP 2019543246A JP 2020509942 A JP2020509942 A JP 2020509942A
Authority
JP
Japan
Prior art keywords
interface
conductive
joint structure
features
interface feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019543246A
Other languages
English (en)
Other versions
JP7030825B2 (ja
JP2020509942A5 (ja
Inventor
ポール エム エンクイスト
ポール エム エンクイスト
リャン ワン
リャン ワン
ラジェッシュ カトカール
ラジェッシュ カトカール
ハビエル エイ デラクルーズ
ハビエル エイ デラクルーズ
アルカルグド アール シタラム
アルカルグド アール シタラム
Original Assignee
インヴェンサス ボンディング テクノロジーズ インコーポレイテッド
インヴェンサス ボンディング テクノロジーズ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インヴェンサス ボンディング テクノロジーズ インコーポレイテッド, インヴェンサス ボンディング テクノロジーズ インコーポレイテッド filed Critical インヴェンサス ボンディング テクノロジーズ インコーポレイテッド
Publication of JP2020509942A publication Critical patent/JP2020509942A/ja
Publication of JP2020509942A5 publication Critical patent/JP2020509942A5/ja
Application granted granted Critical
Publication of JP7030825B2 publication Critical patent/JP7030825B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/092—Buried interconnects in the substrate or in the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/093—Conductive package seal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/095—Feed-through, via through the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/097—Interconnects arranged on the substrate or the lid, and covered by the package seal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/038—Bonding techniques not provided for in B81C2203/031 - B81C2203/037
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/20—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device gaseous at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/22—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device liquid at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

接合構造物は、第１の界面特徴部を有する第１の素子と、第２の界面特徴部を有する第２の素子と、を含み得る。第１の界面特徴部は、第２の界面特徴部に接合されて、界面構造体を画定し得る。導電トレースは、第２の素子の中又は上に配設され得る。ボンドパッドは、第１の素子の上面に設けられ、導電トレースと電気通信し得る。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又は第１の素子若しくは第２の素子と共に形成され得る。

Description

この分野は、概して接合構造物に関するものであり、具体的には、低減された横方向フットプリントを有する接合構造物に関する。
（関連出願の相互参照）
本出願は、２０１７年２月９日出願の米国特許仮出願第６２／４５７，１１６号、名称「ＢＯＮＤＥＤ ＳＴＲＵＣＴＵＲＥ」、及び２０１７年２月１３日出願の米国特許仮出願第６２／４５８，４４１号に対する優先権を主張するものであり、その開示全体が参照により本明細書に組み込まれる。
半導体デバイスの製造及びパッケージングでは、例えば、汚染を低減する、又は集積デバイスに対する損傷を防止するために、一部の集積デバイスが外部環境から封止される。例えば、一部の微小電気機械システム（ＭＥＭＳ）デバイスは、はんだなど接着剤で基板に取り付けられたキャップによって画定される空洞を含む。
しかしながら、一部の接着剤は気体に対して透過性であり得、その結果、気体は経時的に接着剤を通過して空洞内に入り得る。水分又は水素若しくは酸素ガスなど一部の気体は、敏感な集積デバイスを損傷させ得る。はんだなど他の接着剤は、それら自体の長期信頼性問題をもたらす。したがって、集積デバイスのための改善された封止に対する継続的なニーズが依然として存在する。
更に、デバイスが外部環境から封止されているかどうかにかかわらず、又はデバイスが空洞を含むかどうかにかかわらず、様々な種類の接合構造物では、外部デバイス、基板、又は他の素子に接続するためのボンドパッドは、パッケージ内又はデバイス上の貴重な空間又は領域を占有し得る。したがって、パッケージ又はデバイスの横方向フットプリントが低減される接合構造物を提供することが望ましい場合がある。
様々な実施形態による、接合構造物の概略側断面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 接合構造物の接合界面に沿って画定された界面構造体の様々な実施形態の部分概略断面平面図である。 図１Ａ〜図１Ｂに示す接合構造物の界面構造体の概略断面平面図である。 接合界面を通って延在する、１つ以上の電気的相互接続部を有する、界面構造体の概略断面平面図である。 図１Ｃの界面構造体の概略断面平面図である。 空洞の周囲に配設された複数の導電性界面特徴部を有して、事実上の環状プロファイルを画定する界面構造体の概略断面平面図であり、各導電性界面特徴部は、ほぼ環状のプロファイルを備える。 空洞の周囲に配設された複数の導電性界面特徴部を有して、事実上の環状プロファイルを画定する界面構造体の概略断面平面図であり、複数の導電性特徴部は、間隙によって離隔された複数のセグメントを備える。 いくつかの実施形態による、接合構造物の概略側断面図である。 様々な実施形態による、接合構造物の概略側断面図である。 平面図から見たときの一連の導電性ドット又は他の不連続形状を含む導電性界面特徴部を備える、界面構造体の概略平面図である。 平面図から見たときの一連の導電性ドット又は他の不連続形状を含む導電性界面特徴部を備える、界面構造体の概略平面図である。 第１の素子と第２の素子との間の接合界面の外側に位置付けられた１つ以上のボンドパッドを有する接合構造物の概略側断面図である。 図２Ｊに示す接合構造物の平面図である。 様々な実施形態による、接合構造物の上面に配設された１つ以上のボンドパッドを有する接合構造物の概略側断面図である。 図２Ｌに示す接合構造物の平面図である。 ボンドパッドのレッジが接合構造物又はダイの１辺、２辺、３辺、又は４辺で除去された接合構造物の、ダイ面積に対するウエハ当たりの接合構造物又はダイの数の増加率をプロットするチャートである。 別の実施形態による、接合構造物の概略側断面図である。 界面構造体の導電性界面特徴部と接続されたクラック止めを含む接合構造物の一部の概略側断面図である。 対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる接合構造物の概略平面図である。 対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる接合構造物の概略平面図である。 対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる接合構造物の概略平面図である。 各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる、界面構造体の概略平面図である。 各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる、界面構造体の概略平面図である。 各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる、界面構造体の概略平面図である。 各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる、界面構造体の概略平面図である。 別の実施形態による、各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる界面構造体の概略平面図である。 別の実施形態による、各半導体素子上の対応する界面特徴部が互いに接合されるときの位置ずれに対する許容度を増加させる界面構造体の概略平面図である。 非導電性界面特徴部の複数の内側領域が、交差する導電性界面特徴部によって画定される横方向格子構造体内に配設される、導電性界面特徴部の概略平面図である。 ２つの界面特徴部を接合することによって形成された接合界面構造体の概略平面図である。 非導電性界面特徴部の内側領域内に配設された複数の電気的相互接続部を有する、図７Ｂの接合界面構造体の概略平面図である。 様々な実施形態による、１つ以上の接合構造物を組み込む電子システムの概略図である。
本明細書に開示される様々な実施形態は、半導体素子の集積デバイスを外部環境から事実上封止する方法で、２つの素子（半導体素子を含み得る）を接続する界面構造体に関する。例えば、いくつかの実施形態では、接合構造物は、界面構造体に沿って互いに接合された複数の半導体素子を備え得る。集積デバイスは、半導体素子に結合され得る、又は半導体素子と共に形成され得る。例えば、いくつかの実施形態では、接合構造物は、キャップ（第１の半導体素子）がキャリア（第２の半導体素子）に接合される、微小電気機械システム（ＭＥＭＳ）デバイスを備え得る。ＭＥＭＳ素子（集積デバイス）は、キャップ及びキャリアによって少なくとも部分的に画定された空洞内に配設され得る。
いくつかの構成では、界面構造体は、集積デバイスの周囲に配設された１つ以上の導電性界面特徴部と、第１及び第２の半導体素子を接続し、事実上の（effectively）環状プロファイル又は事実上の（effectively）閉鎖プロファイルを画定する、１つ以上の非導電性界面特徴部と、を備え得る。いくつかの実施形態では、界面構造体は、第１の導電性界面特徴部と、第２の導電性界面特徴部と、第１の導電性界面特徴部と第２の導電性界面特徴部との間に配設された固体状態の非導電性界面特徴部と、を備え得る。いくつかの実施形態では、各半導体素子は、関連する導電性界面特徴部を備え得、導電性界面特徴部は互い接合されて、２つの半導体素子を接続し得る。
本明細書に開示される様々な実施形態は、デバイス又はパッケージの総横方向フットプリントを低減するための積層及び接合構造物に関する。接続界面特徴部は、２つの半導体素子の上面を介して接続して、上部素子の上面のボンドパッドに電気的に接続し得、２つの素子のうちの１つ以上には金属トレースが形成される。ボンドパッドは、素子間に画定された任意の空洞に露出した任意のデバイス（例えば、ＭＥＭＳ）など半導体素子の一方又は両方の内部の集積デバイスに電気的相互接続を提供し得、したがって、上部素子の不動産外の別個のボンドパッドは不要となる。空洞は、上部素子内に、上部素子内に、又は上部素子及び下部素子によって形成され得る。したがって、接合構造物の横方向の大きさは低減され得る。
図１Ａは、様々な実施形態による、接合構造物１の概略側断面図である。図２Ａは、図１Ａ〜図１Ｂに示す接合構造物１の界面構造体１０の概略断面平面図である。接合構造物１は、界面構造体１０に沿って第２の半導体素子２に接合された第１の半導体素子３を含み得る。本明細書で説明するように、第１の半導体素子３及び第２の半導体素子２の対応する接合層１１は、介在する接着剤を用いずに互いに直接接合され得る。以下に説明するように、界面構造体１０は、周囲の非導電性界面特徴部１４に埋め込まれた導電性界面特徴部１２を含み得る。様々な実施形態では、バリア又はシード層（図示せず）は、非導電性界面特徴部１４に設けられ得、例えば、特徴部１４内に形成されたトレンチをライニングする。導電性界面特徴部１２（例えば、銅を含んでよい）は、存在する場合、バリア層上に設けられ得る。バリア層は、導電性界面特徴部１２の材料が非導電性特徴部１４に移動しないようにできる任意の好適な材料を含み得る。例えば、様々な実施形態では、バリア層は、窒化ケイ素（ＳｉＮ）など絶縁材料、又はチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）など導電性材料を含み得る。バリアとして機能する、及び／又は導電性界面特徴部１２を電気的に絶縁するために、複数のライニング層が設けられ得る。
本明細書で説明するように、各素子３、２の接合層１１は、接合して封止を画定し得る、導電性界面特徴部と、非導電性界面特徴部と、を含み得る。図１Ａに示すように、界面特徴部１２、１４は、半導体素子内へと垂直に（例えば、接合層１１内へ、かつそれを通って）延在し得、その結果、界面特徴部１２、１４は、一方の半導体素子から他方の半導体素子に向かう方向で、例えば、接合構造物に対して垂直に延在し得る。様々な実施形態では、界面特徴部１２は、接合界面から接合界面の両側の各半導体素子の各半導体基板全体に延在し得る。第１及び第２の半導体素子は、集積デバイス４が少なくとも部分的に配設される空洞５を画定し得る。図示した実施形態では、第１の半導体素子３は、空洞を画定するように成形された、又は第２の半導体素子２内の空洞の上に配設されるキャップを備え得る。例えば、半導体素子３は、集積デバイス４の周囲に配設され、空洞５を外部環境から分離する壁６を備え得る。様々な実施形態では、壁６及びキャップは、シリコンなど半導体材料を含み得る。他の実施形態では、壁６及びキャップは、ポリマー、セラミック、ガラス、又は他の好適な材料を含み得る。空洞５は空気空洞を含み得る、又は好適な充填材料若しくは気体で充填され得る。第１及び第２の素子２、３は、本明細書において半導体素子として記載されるが、他の実施形態では、第１及び第２の素子２、３は、半導体材料を含んでも含まなくてもよい、任意の他の好適な種類の素子を含み得る。例えば、半導体材料を含まなくてよい、いくつかの実施形態において、素子２、３は様々な種類の光学デバイスを備え得る。他の実施形態では、光学デバイスは、半導体材料を含んでよい。
第２の半導体素子２は、第１の半導体素子３が接合される外面９を有するキャリアを備え得る。いくつかの実施形態では、キャリアは、半導体基板（例えば、導電性相互接続部を有するシリコンインターポーザ）、プリント基板（ＰＣＢ）、セラミック基板、ガラス基板、又は任意の他の好適なキャリアを含み得る。かかる実施形態では、キャリアは、集積デバイス４と、より大きいパッケージ構造体又は電子システム（図示せず）との間で信号を転送できる。いくつかの実施形態では、キャリアは、集積デバイス４によって変換された信号を処理するように構成されているプロセッサダイなど集積デバイスダイを備え得る。図示の実施形態では、集積デバイス４は、ＭＥＭＳスイッチ、加速度計、ジャイロスコープなどＭＥＭＳ素子を備える。集積デバイス４は、第１の半導体素子３、若しくは第２の半導体素子２に結合され得る、又はそれと共に形成され得る。
いくつかの構成では、例えば、気体及び／又は汚染物質に対する露出など外部環境から集積デバイスダイ４を隔絶又は分離することが重要であり得る。例えば、一部の集積デバイスでは、水分又は気体（水素又は酸素ガスなど）に対する露出は、集積デバイス４又は他の構成要素の性能を損傷及び／又は変化させ得る。したがって、空洞５及び集積デバイス４を気体から事実上、つまり実質的に封止する（例えば、気密封止する、又はほぼ気密封止する）界面構造体１０を提供することが重要であり得る。図１Ａ及び図２Ａに示すように、界面構造体１０は、気体が構造物１の外面８から構造物１の内面７まで界面構造体１０を通過しないように配置され得る。
開示される実施形態は、低気体透過速度を有する材料を用いることができ、空洞５への気体の進入を低減又は排除するように材料を配置できる。例えば、金属を通る一部の気体（水素ガスなど）の透過速度は、他の材料（誘電材料又はポリマーなど）を通る気体の透過速度よりも著しく低いことがある。例えば水素ガスは、外側表面８において、又はその付近で成分原子に解離し得る。解離した原子は、壁６又は界面構造体１０に拡散し、内側表面７又はその付近で再結合してもよい。金属への水素ガスの拡散速度は、圧力の平方根にほぼ比例し得る。希ガスなど他の気体は、全く金属を透過しない場合がある。比較として、気体は、金属材料よりも速く（例えば、圧力に比例して）ポリマー又はガラス（酸化ケイ素）材料を通過し得るが、これは、気体分子が外壁８において原子に解離することなく通過し得る、又は金属材料は気体に対してより低い拡散性を有し得るためである。
したがって、本明細書に開示される実施形態は、集積デバイス４の周囲に事実上の環状パターン又は閉鎖パターン（図２Ａ〜図２Ｅを参照）を画定する金属を有益に用いて、接合構造物の内部領域（例えば、空洞５及び／又は集積デバイス４）を外部環境及び有害気体から封止し得る。有利には、いくつかの実施形態では、金属パターンは、他の構成と比較して封止性を改善し得る完全閉鎖ループを集積デバイス４の周囲に備え得る。いくつかの実施形態では、金属パターンは、デバイス４の周囲に、例えば、ほぼ環状、又は部分的に環状など不完全な環状パターンを備え得、その結果、金属内に１つ以上の間隙が存在してよい。金属（銅など）を通る気体の透過速度は、誘電性又は非導電性材料（酸化ケイ素、窒化ケイ素など）を通る気体の透過速度よりも低いため、界面構造体１０は、接合構造物１の内部領域に改善された封止をもたらし得る。
しかしながら、いくつかの実施形態では、金属のみ又は有意な幅の金属線を含む界面構造体１０を用いることは望ましくない場合がある。界面構造体１０が幅広の金属線又はパターンを含む場合、金属は、化学機械研磨（ＣＭＰ）又は他の加工工程中に著しいディッシングを受け得る。金属線のディッシングは、特に金属間及び誘電体間ハイブリッド直接接合技術を用いる場合に、第１の半導体素子３の金属線を第２の半導体素子２に接合する能力に悪影響を及ぼし得る。したがって、様々な実施形態では、界面構造体１０は、１つ以上の非導電性界面特徴部１４を埋め込んだ、又は別の方法でそれに隣接する１つ以上の導電性界面特徴部１２を含み得る。導電性界面特徴部は、空洞５内及び／又は集積デバイス４への気体の透過を防止又は低減するために、有効なバリアを提供し得る。更に、導電性界面特徴部は十分に薄型化され得、ディッシングの悪影響を低減又は排除するように非導電性界面特徴部に組み入れられ得る、又は埋め込められ得る。
本明細書に開示されるいくつかの実施形態では、界面構造体１０は、第１の半導体素子上の第１の界面特徴部及び第２の半導体素子上の第２の界面特徴部によって画定され得る。第１の界面特徴部（導電性及び非導電性特徴部を含む）は、対応する第２の界面特徴部に接合されて、界面構造体１０を画定し得る。いくつかの実施形態では、界面構造体１０は、第１の半導体素子３及び第２の半導体素子２に別個に接合される別個の構造体を備え得る。例えば、いくつかの実施形態では、壁６は、フレームに面して設けられる、概ね平坦な半導体素子３を有する別個の開放フレームとして提供されてよい。第２の界面構造体（図示せず）は、開放フレームと半導体素子３との間に介在する接着剤を用いずに直接的に接合され、それによって、図１Ａに示すものに類似の密閉空洞５を形成する、介在構造体を備え得る。界面構造体１０は、第１の半導体素子３と第２の半導体素子２との間に機械的接続及び／又は電気的接続を提供してよい。いくつかの実施形態では、界面構造体１０は素子３と素子２との間に機械的接続のみを提供してよく、これは、外部環境から空洞５及び／又は集積デバイス４を封止するように機能し得る。他の実施形態では、界面構造体１０はまた、例えば、接地及び／又は電気信号の伝送用に素子３と素子２との間に電気的接続を提供してよい。図４Ａ〜図７Ｃに関連して以下でより詳細に説明するように、導電性界面特徴部は、介在する接着剤を用いずに、かつ圧力、熱、及び／又は電圧を付加せずに、互いに直接接合され得る。例えば、第１及び第２の界面特徴部の接合面（例えば、接合層１１）が調製され得る。これらの接合面では、研磨又は平坦化、活性化、及び好適な種での終端処理が行われ得る。例えば、様々な実施形態では、接合面は、１ｎｍ未満、例えば、０．５ｎｍ未満の二乗平均平方根（ｒｍｓ）表面粗さに研磨され得る。研磨された接合面は、わずかなエッチング又はプラズマ終端によって活性化され得る。様々な実施形態では、接合面は、窒素又は窒素含有種で、例えば、窒素含有溶液を使用してエッチングすることによって、又は窒素でのプラズマエッチングを使用することによって終端処理され得る。本明細書で説明するように、接合面は、接触させられて、圧力を付加せずに直接接合を形成し得る。いくつかの実施形態では、半導体素子３、２を加熱して、接合、例えば、導電性特徴部間の接合を強化し得る。直接接合法の更なる詳細は、少なくとも米国特許第９，３８５，０２４号、同第９，３９１，１４３号、及び同第９，４３１，３６８号に見出すことができ、それらの内容全体は、参照によりその全体があらゆる目的で本明細書に援用される。いくつかの実施形態では、両素子３、２の導電性界面特徴部１２及び両素子３、２の非導電性界面特徴部１４は、互いに同時に直接接合される。他の実施形態では、非導電性界面特徴部１４は、最初に互いに直接接合され得、次いで導電性界面特徴部１２は、隣接する非導電性界面特徴部１４から、例えば２０ｎｍ未満又は１０ｎｍ未満窪んでいる、つまりやや凹んでいる導電性界面特徴部１２を優先的に拡張する熱処理後、続いて互いに直接接合され得る。
図示した実施形態はＭＥＭＳ接合構造物を目的としているが、開示される実施形態と併せて任意の好適な種類の集積デバイス又は構造体を使用できることを理解されたい。例えば、いくつかの実施形態では、第１及び第２の半導体素子は、集積デバイスダイ、例えば、プロセッサダイ及び／又はメモリダイを備え得る。加えて、開示される実施形態は空洞５を含むが、他の構成では、空洞が存在しなくてよい。例えば、本明細書に開示される実施形態は、外部環境及び気体から活性成分を封止することが望ましい場合がある、任意の好適な集積デバイス又は集積デバイスダイと共に用いられ得る。更に、開示される実施形態は、他の目的を達成するために使用され得る。例えば、いくつかの構成では、開示された界面構造体１０が使用されて、不要な電磁放射線が構造体１に入ることを低減若しくは防止するため、及び／又は様々な種類の信号漏れを防止するために、電磁シールドが提供され得る。当然のことながら、空洞は、例えば構造体１の熱特性、電気的特性、又は機械的特性を改善し得る液体、気体、又は他の好適な物質などの任意の好適な流体で充填されてよい。
図１Ｂ〜図１Ｋは、界面構造体１０の様々な実施形態の概略部分断面平面図である。図示したパターンは、図１Ａの空洞５など保護領域の周囲で、完全に環状又は不完全に環状（例えば、ほぼ環状）に延在して、事実上の環状プロファイル又は事実上の閉鎖プロファイルを画定し得ることが理解されるであろう。本明細書で使用するとき、事実上の環状構造体は、円環状構造体、並びに事実上の閉鎖プロファイル（例えば、正方形又は他の多角形）を画定する非円環状構造体を含んでよい。図１Ｂ〜図１Ｋに示すように、界面構造体１０は、１つ又は複数の導電性界面特徴部１２と、１つ又は複数の非導電性界面特徴部１４と、を含み得る。図１Ａに示すように、導電性特徴部１２及び非導電性特徴部１４は、第１の半導体素子３、及び／又は第２の半導体素子２の一部を通って垂直に、例えば、接合層１１の一部を通って垂直に延在できる。例えば、導電性特徴部１２及び非導電性特徴部１４は、第１の半導体素子３、及び／又は第２の半導体素子２を通って垂直に（例えば、半導体素子３、２の主面に対して非平行又は垂直な方向に）、少なくとも０．０５マイクロメートル、少なくとも０．１マイクロメートル、少なくとも０．５マイクロメートル、又は少なくとも１マイクロメートルの垂直距離だけ延在し得る。例えば、導電性特徴部１２及び非導電性特徴部１４は、第１の半導体素子３、及び／又は第２の半導体素子２を通って０．０５マイクロメートル〜５マイクロメートルの範囲、０．０５マイクロメートル〜４マイクロメートルの範囲、０．０５マイクロメートル〜２マイクロメートルの範囲、又は０．１マイクロメートル〜５マイクロメートルの範囲の垂直距離だけ垂直に延在し得る。第１の半導体素子３、及び／又は第２の半導体素子２の一部を通って導電性特徴部１２及び非導電性特徴部１４を延在させることにより、界面構造体１０の導電性特徴部１２及び非導電性特徴部１４は、半導体素子３と半導体素子２との間に間隙を設けずに封止を提供し得る。例えば、様々な構成では、導電性特徴部１２及び非導電性特徴部１４が素子３、２の半導体基板部分へと延在する場合、半導体及び金属のみからなる好ましい封止が形成され得る。半導体素子３、２上に設けられる導電性特徴部１２及び非導電性特徴部１４は、２つの半導体素子を接合するために概ね平坦な表面を提供してよい。
導電性界面特徴部１２は、金属など任意の好適な導体を備え得る。例えば、導電性界面特徴部１２は、銅、ニッケル、タングステン、アルミニウム、又は空気、水素、窒素、水、水分など流体／気体に対して十分に不透過性である任意の他の好適な金属を含み得る。非導電性界面特徴部１４は、誘電材料又は半導体材料など任意の好適な非導電性材料を含み得る。例えば、非導電性界面特徴部１４は、いくつかの実施形態では、酸化シリコン又は炭化ケイ素窒化物を含み得る。有利には、導電性界面特徴部１２及び非導電性界面特徴部１４の両方を使用することは改善された封止を提供して、気体が外部環境から空洞５及び／又はデバイス４へと通過すること、並びにその逆に通過することを防止し得る。上述したように、金属など導体は、概して多くの気体に対して改善された封止を提供してよい。しかしながら、一部の非導電性材料（例えば、誘電体）は、特定の気体に対して導体、金属、又は半導体よりも透過性が低いことがある。導電性特徴部１２を非導電性特徴部１４と構造的に混在させることにより堅牢な封止が提供されて、多くの異なる種類の気体及び他の流体が空洞に入り、かつ／又はデバイス４に影響を及ぼすことを防止してよい。
図１Ｂの実施形態では、完全に環状であってよい１つの導電性界面特徴部１２のみが提供される。導電性界面特徴部１２は、１つ以上の非導電性界面特徴部１４に埋め込まれて、事実上の環状プロファイル又は事実上の閉鎖プロファイルを画定し得る。例えば、いくつかの実施形態では、導電性界面特徴部１２は、バルク非導電性材料に埋め込まれ得る。他の実施形態では、導電性界面特徴部１２の両側に非導電性材料の層が設けられ得る。図２Ａに示すように、導電性界面特徴部１２は、完全に環状のパターンで空洞５及び／又は集積デバイス４の周囲に延在し得る。図２Ａでは、例えば、導電性界面特徴部１２は、空洞５及び／又はデバイス４の周囲を完全な環状又は閉鎖形状で延在し、その結果、非導電性特徴部１４の非導電性材料は導電性界面特徴部１２を横断しない、又はこれと交差しない。しかしながら、他の実施形態では（例えば、以下の図２Ｄ及び図２Ｅの説明を参照されたい）、導電性界面特徴部１２の部分の間に１つ以上の間隙が存在してよいが、空洞５への直通路は存在しない。いくつかの実施形態では、導電性界面特徴部１２の個々の素子は、不完全に環状であり得る。例えば、導電性界面特徴部１２の個々の素子はほぼ環状であり得、例えば、空洞５及び／又は集積デバイス４の周囲に少なくとも１８０°、少なくとも２７０°、少なくとも３５０°、又は少なくとも３５５°（例えば、３６０°）だけ延在し、一方、協働して事実上の環状又は閉鎖界面構造体１０を画定する。更に、上述したように、導電性界面特徴部１２は、壁６の一部及び／又は第２の半導体素子２の対応する部分へと垂直に延在し得、これらに埋め込まれ得る。
図１Ｂ〜図１Ｋの例示的パターンのいずれかを含む、図１Ａの構造体は、例えば、堆積、パターニング、及びエッチングによって基板上に金属線を形成し、その上に酸化物を堆積させることによって、又はダマシン処理によってなど半導体製造技術によって形成され得る。望ましくは、接合される金属線は、包囲する非導電性材料と同一平面に、又は非導電性材料からわずかに（例えば、０．５ｎｍ〜２０ｎｍ）凹んで、若しくは突出して形成される。金属線の環状又はほぼ環状のパターンは、半導体加工を用いて両半導体素子３、２上に形成され、互いに直接接合して、気体拡散に対して有効な金属封止を作り出し得る。
界面構造体１０は、１マイクロメートル〜１ｍｍの範囲、０．１マイクロメートル〜１００マイクロメートルの範囲、０．１マイクロメートル〜５０マイクロメートルの範囲、１マイクロメートル〜２５マイクロメートルの範囲、０．１マイクロメートル〜１０マイクロメートルの範囲、０．１マイクロメートル〜１マイクロメートルの範囲、１マイクロメートル〜１０マイクロメートルの範囲の界面幅ｔ0を有し得る。導電性界面特徴部１２は、０．１マイクロメートル〜５０マイクロメートルの範囲の導体幅ｔcを有し得る。非導電性界面特徴部１４は、０．１マイクロメートル〜１ｍｍの範囲、０．１マイクロメートル〜１００マイクロメートルの範囲、０．１マイクロメートル〜５０マイクロメートルの範囲、１マイクロメートル〜２５マイクロメートルの範囲、０．１マイクロメートル〜１０マイクロメートルの範囲、０．１マイクロメートル〜１マイクロメートルの範囲、又は１マイクロメートル〜１０マイクロメートルの範囲の絶縁体幅ｔiを有し得る。上で説明したように、図１Ｂに開示される界面構造体１０は、空洞５に入り、かつ／又はデバイス４と相互作用する気体に対して効果的な封止を有益に提供し得る。更に、本明細書に開示される界面構造体１０は、所与の接合強度に対して他の種類の接合又は界面よりも狭い水平寸法であり得、これによりパッケージの総フットプリントを有利に低減できる。様々な実施形態では、界面構造体１０は、非導電性特徴部１４（例えば、誘電体）によって、ほぼ又は完全に画定され得、その結果、接合された界面の大部分又は全体は非導電性材料を含む。上で説明したように、絶縁体の幅ｔiは、非常に狭く（例えば、１マイクロメートル〜１００マイクロメートルの範囲、又は１マイクロメートル〜５０マイクロメートルの範囲）することができるが、その一方では、素子間に十分に強い接合界面を提供する。
図１Ｃを参照すると、界面構造体１０は、複数の導電性界面特徴部１２と、隣接する導電性界面特徴部１２間に配設された、介在する固体状態（例えば、非気体状）の非導電性界面特徴部１４と、を含み得る。図２Ｃは、図１Ｃに示す界面構造体１０の概略平面図である。図１Ｂの実装形態と同様に、界面構造体１２は、集積デバイス４の周囲に配設され得、事実上の環状又は閉鎖プロファイル（例えば、様々な構成では完全な環又は不完全な環）に配置された導電性特徴部１２を備えて、第１の半導体素子３及び第２の半導体素子２を接続し得る。図１Ｃ及び図２Ｃでは、導電性特徴部１２は、少なくとも１つの完全な（complete or absolute）環を備える。他の実施形態では、導電性特徴部は、異なる形状であり得るが、事実上の環状プロファイル又は閉鎖プロファイルを画定するように配置され得る。複数の導電性特徴部１２を使用することにより、空洞５への気体流入を低減するように、高不透過性材料の複数の層を設けることができる。非導電性特徴部１４によって離隔された複数の薄型導電性特徴部１２を用いることにより、より幅広の特徴部と比較して、所定の程度の全体的な不透過性を得るための研磨によるディッシングの影響が低減され得る。したがって、様々な実施形態では、複数の導電性特徴部１２は、例えば、デバイス４及び／又は空洞５の周囲に同心円状に、ほぼ周囲に、又は全周に配置されて、有効な気体封止を提供し得る。
図１Ｄに移動すると、いくつかの実施形態では、導電性界面特徴部１２は、空洞５及び／又はデバイス４の周囲に事実上の環状パターン又は閉鎖パターンで配設された、複数の環状導体１２Ａと、隣接する環状導体１２Ａを接続する複数の横方向導体１２Ｂと、を備え得る。有利には、環状導体１２Ａ及び横方向導体１２Ｂの使用は、直接接合（以下に説明する）を用いる実装形態に増加した接触領域をもたらし得、導電性材料の有益な透過特性に起因して、改善された気体封止をもたらし得る。図１Ｂ〜図１Ｃの実施形態と同様に、図１Ｄの実施形態では、導電性界面特徴部１２は閉ループを区切り得、その結果、非導電性特徴部１４は導電性特徴部１２と交差しない。
図１Ｅ〜図１Ｇは、複数の導電セグメント１１２ａ〜１１２ｃが端と端で接続され、隣接するセグメントに対して角度付けられた、捻転環状プロファイルを有する導電性界面特徴部１２を示す。図１Ｂ〜図１Ｄの実施形態と同様に、特徴部１２は、空洞５及び／又はデバイス４の周囲で事実上の環状パターン又は閉鎖パターンで、例えば、完全な環状に配設され得る。図１Ｅ〜図１Ｇに示す捻転プロファイルは、横断方向に互いに離隔された第１のセグメント１１２ａ及び第２のセグメント１１２ｃを備え得る。第１及び第２のセグメント１１２ａ、１１２ｃは、介在する横断セグメント１１２ｂによって接続され得る。第１及び第２のセグメント１１２ａ、１１２ｃは、空洞５及び／又は集積デバイス４の周囲の少なくとも部分的な環状経路に概ね平行な方向に沿って方向付けられ得る。横断セグメント１１２ｃは、第１及び第２のセグメント１１２ａ、１１２ｃに対して横方向又は非平行に方向付けられ得る。いくつかの実施形態では、非導電性界面特徴部１４は、導電性特徴部１２を横断しなくてよい。
導電性界面特徴部１２の捻転環状プロファイルは、直線状の、又は捻転しない特徴部１２と比較して、位置ずれに対する許容度の増加により直接接合を容易にでき、その一方で、研磨後のディッシングの影響に対する細線の利点を維持する。例えば、導電性界面特徴部１２は、ディッシングの影響を低減するために十分に薄型であってよいが、接合のための整列を容易にするパターンを横断してよい。捻転プロファイルは、任意の数の導電性界面特徴部１２を含み得る。例えば、図１Ｅは、単一の導電性界面特徴部１２を有する捻転プロファイルを示す。図１Ｆは、介在する非導電性界面特徴部１４によって横方向に離隔された複数の導電性界面特徴部１２を示す。図１Ｄと同様に、図１Ｇでは、離隔された環状導体１２Ａは、横方向導体１２Ｂによって接合され得る。当業者は、他のパターンが好適であり得ることを理解するであろう。
図１Ｈ〜図１Ｋは、複数の導電セグメント１１２ａ〜１１２ｆが端と端で接続され、１つ以上の屈曲領域１１を介して隣接するセグメントに対して角度付けられた、不規則な、又はジグザグ形の環状プロファイルを有する導電性界面特徴部１２を示す。図１Ｈ〜図１Ｋに示すように、セグメント１１２ａ〜１１２ｆは不規則パターンで配置されてよく、セグメント１１２ａ〜１１２ｆは異なる方向で角度付けされ、かつ／又は異なる長さを有する。他の構成では、セグメント１１２ａ〜１１２ｆは、環状プロファイルに沿って同一の角度、つまり周期的な角度の規則的パターンで配置されてよい。更に他の構成では、導電性特徴部１２の各セグメント１１２ａ〜１１２ｆは、湾曲し得る、又は別の方法で非線形であり得る。これらの特徴部はまた、直線セグメントに対して位置ずれに対する許容度を増加させてよく、その一方、ディッシングの影響を受けにくい比較的細い線を依然として用いており、したがって、金属間直接接合でより容易に用いられる。
図２Ｂは、界面構造体１０を通って延在する１つ以上の電気的相互接続部を有する、界面構造体１０の概略断面図である。図２Ａと同様に、導電性特徴部１２は、空洞５及び／又は集積デバイス４の周囲で界面構造体１０内に配置されて、事実上の環状又は閉鎖プロファイル、例えば、完全な環状プロファイルを画定し得る。導電性特徴部１２は細長い特徴部を備え得、長さは幅よりも長い（例えば、幅の少なくとも５倍の長さ、又は少なくとも幅の１０倍の長さを有する）。しかしながら、図２Ａに示す界面構造体１０とは異なり、図２Ｂの界面構造体１０は、１つ以上の非導電性界面特徴部１４を通って垂直に延在する１つ又は複数の電気的相互接続部２０を含む。電気的相互接続部２０は、構造体１の様々な構成要素間で信号を転送するように、集積デバイス４及び／又は接合構造物１の他の構成要素と電気通信できる。いくつかの実施形態では、電気的相互接続部２０は、第１の半導体素子３から第２の半導体素子２まで延在し得る。図２Ｂに示すように、電気的相互接続部２０は、導電性界面特徴部１２から内側に、電気的に離隔され得、それ自体はまた、第１及び第２の半導体素子３、２内の回路を電気的に接続するように機能し得る。他の実施形態では、電気的相互接続部２０は、導電性界面特徴部１２から外側に離隔され得る。更に他の実施形態では、以下に説明するように、電気的相互接続部２０は、複数の導電性界面特徴部１２の間に配設された、介在する非導電性界面特徴部１４を通って延在し得る。
電気的相互接続部２０は、界面構造体１０を介して半導体素子３、２間に電気通信を提供し得る。したがって、界面構造体１０に対して非平行な方向又は横断方向に相互接続部２０を設けることにより、界面構造体１０は、２つの半導体素子３、２間の機械的接続及び電気的接続の両方として機能できるようにし得る。相互接続部２０は、銅、アルミニウム、金など任意の好適な導体を備え得る。相互接続部２０は、様々な構成で、導電トレース又はシリコン貫通ビアを備え得る。更に、上述のように、界面特徴部１２はまた、従来の相互接続部２０の有無にかかわらず、環状の、又はほぼ環状の電気的相互接続部として機能してよい。
図２Ｄは、空洞５の周囲に配設された複数の導電性界面特徴部１２Ａ、１２Ｂを有して、事実上の環状、又は閉鎖プロファイルを画定する界面構造体１０の概略断面平面図であり、各導電性界面特徴部１２Ａ、１２Ｂは、不完全な環状特徴部、例えば、１８０°を超えて延在する、ほぼ環状の特徴部を備える。例えば、図２Ｄに示すように、各導電性界面特徴部１２Ａ、１２ＢはＵ字形構造を備え得、特徴部１２Ｂは、非導電性間隙３９によって特徴部１２Ａに対して内側に配設される。したがって、図２Ｄでは、各導電性界面特徴部１２Ａ、１２Ｂは、ほぼ環状のプロファイルを備えてよいが、界面特徴部１２Ａ、１２Ｂのいずれか１つは必ずしも閉ループを画定しないように、２つの界面特徴部１２Ａ、１２Ｂの間に間隙３９を備える。図２Ｄに示す構造体１０は、導電性界面特徴部１２Ａ、１２Ｂのパターンが組み合わさって空洞５の周囲に事実上の環状、又は事実上の閉鎖構造を形成するために、空洞５及び／又はデバイス４への気体の透過を低減するのに依然として有効であり得る。一部の気体は、間隙３９を透過してよいが、導電性界面特徴部１２Ａ、１２Ｂの導電性材料に対する非導電性材料１４内の気体のより高い拡散性を克服するために、ガスが空洞５に到達できる、かつ／又はデバイス４に接触できるまでに非導電性材料を通る非常に長い経路を有するであろう。２つの特徴部１２Ａ、１２Ｂが本明細書に示されているが、任意の好適な数の特徴部１２が使用され得ることを理解されたい。
図２Ｅは、空洞５の周囲に配設された複数の導電性界面特徴部１２を有して、事実上の環状又は閉鎖プロファイルを画定する界面構造体１０の概略断面平面図であり、複数の導電性特徴部１２は、非導電性間隙３９によって離隔された複数のセグメントを備える。図２Ｅに示す各導電性界面特徴部１２を画定するセグメントは線形セグメントを含むが、他の実施形態では、セグメントは湾曲し得る。図２Ｅでは、一部又は全ての導電性界面特徴部１２は、それ自体ではほぼ環状のパターンを画定しない場合がある。しかしながら、総合的には、図示した導電性界面特徴部１２の配置によって画定されるパターンは、事実上の環状又は閉鎖パターンを画定してよい。したがって、特定の導電性界面特徴部１２が環状でなくても、複数の導電性界面特徴部１２の配置は、図２Ｅに示すように、事実上の環状又は閉鎖パターンを画定して、外部環境から内部領域に入る気体から接合構造物の内部領域を封止し得る。
したがって、図２Ａ〜図２Ｅの実施形態は、事実上の環状、又は閉鎖拡散バリアを集合的に画定する導電性界面特徴部１２及び非導電性界面特徴部１４を含む、界面構造体１０を備え得る。例えば、特定の導電性界面特徴部１２は、事実上の環状パターン、つまり拡散バリアを画定するように、他の導電性及び非導電性界面特徴部と共に配置される、完全な環又は不完全な環（例えば、ほぼ環状）を備え得る。いくつかの実施形態では、導電性界面特徴部は、事実上の環状パターン、つまり拡散バリアを画定するように、空洞５及び／又はデバイス４の周囲に配置される、直線又は曲線セグメントなど他の形状を備え得る。更に、図２Ｄ及び図２Ｅの実施形態は、例えば、別個の信号線接続、接地線接続、及び電力線接続用の別個の電気的接続としてそれぞれ機能し得る、複数の導電性セグメントを有利に提供し得る。これらのセグメントは合わせて、事実上の環状導電性パターンを提供して、拡散バリアとして機能し得る。本明細書に記載の事実上の環状パターンは、構造体１の敏感な構成要素に到達するために気体が移動する、より長い距離を有益に提供し得、構造体１の透過性を低減し得る。
図２Ｆは、いくつかの実施形態による、接合構造物１の概略側断面図である。図２Ｆは、図２Ｆにおいて、第１の半導体素子３が、半導体素子３の様々な部分と共に形成された、又はそれと結合された、１つ又は複数の電子部品３８を備え得ることを除いて、図１Ａに類似である。例えば、図示のように、半導体素子３は、複数の電子部品３８Ａ〜３８Ｃを備え得る。電子部品３８Ａ〜３８Ｃは、任意の好適な種類の電子部品を含み得る。電子部品３８は、集積回路（例えば、１つ以上のトランジスタ）など任意の好適な種類のデバイスを含み得る。いくつかの実施形態では、電子部品３８は、相互接続部（図２Ｂを参照）、及び／又は導電性界面特徴部１２を介してデバイス４、第２の半導体素子２、及び／又は他の構成要素と通信できる。例えば、電子部品３８は、半導体素子３を通過する１つ以上の導電トレース３６を介して第２の半導体素子２と通信できる。電子部品３８及びトレース３６は、堆積、リソグラフィ、エッチング、エッチングなど半導体加工技術によって画定され得、半導体素子３と一体化され得る。トレースは、例えば、複数の金属レベルを通して従来のバックエンドオブライン相互接続金属化によって形成されてよい。更に、図２Ｆに示すように、本明細書に開示される実施形態のいずれかは、（例えば、半導体加工技術を用いて）第２の半導体素子２と共に形成された、又はそれと結合された、１つ又は複数の電子部品３７を含み得る。電子部品３７は、集積回路など任意の好適な種類のデバイスを備え得、デバイス４、第１の半導体素子３、及び／又は他の構成要素と通信できる。例えば、いくつかの実施形態では、１つ以上の電子部品３７Ａは、半導体素子２内で画定され得る（例えば、半導体素子２内に埋め込まれる、又は表面９に露出する）。いくつかの実施形態では、１つ以上の電子部品３７Ｂは、半導体素子２の表面９において、又はその上に画定され得る。
図２Ｇは、いくつかの実施形態による、接合構造物１の概略側断面図である。図２Ｇは、図２Ｇにおいて、第１の半導体素子３と第２の半導体素子２との間に画定される空洞が存在しない場合があることを除いて、図１Ａ及び図２Ｆに類似である。むしろ、図２Ｇの実施形態では、第１及び半導体素子３、２は、介在する空洞を設けずに互いに接合されてよい。図示した実施形態では、本明細書に記載の実施形態と同様に、半導体素子３、２は、素子３、２の内部の周囲に事実上の環状パターン又はプロファイルを画定する界面構造体１０によって互いに接合され得る。本明細書で説明するように、半導体素子３、２は、少なくとも界面構造体１０に沿って互いに直接接合されて、事実上の環状プロファイルを画定し得、その中には画定された導電性及び非導電性界面特徴部を有する。界面構造体１０の事実上の環状プロファイルは、本明細書に開示されるパターンのうちのいずれかを備え得る。図２Ｇの接合構造物１に空洞が存在しない場合であっても、界面構造体１０は、例えば気体など外部環境から構造物１の内部の敏感な電子回路又は構成要素３７を保護するように、有効な封止を画定してよい。本明細書に開示される実施形態のいずれも、空洞を含まない接合構造物と併せて使用されてよいことを理解されたい。
更に、図２Ｇに示すように、第１の半導体素子３は、素子３の表面若しくはその付近に、及び／又は素子３の本体内に形成された１つ以上の電子部品３８を備え得る。第２の半導体素子３は、素子２の表面若しくはその付近に、及び／又は第２の半導体素子３の本体内に形成された１つ以上の電子部品３７を備え得る。電子部品３７、３８は、トランジスタを含む電子回路など任意の好適な種類の素子を備え得る。構成要素３７、３８は、任意の好適な配置で素子３、２全体に配設され得る。図２Ｇの実施形態では、第１及び第２の素子３、２は、プロセッサダイ、メモリダイ、センサダイの任意の組み合わせなどデバイスダイの任意の組み合わせを備え得る。図示した実施形態では、界面構造体１０は、接合構造物１の内部を外部環境から封止するように、接合構造物１の外周の周囲に配設され得る。したがって、様々な実施形態では、接合構造物１の内部、例えば、界面構造体１０によって画定された事実上の環状パターン内の領域は、直接接合されても、直接接合されなくてもよい。図示した実施形態では、一部の部品３７、３８は、接合構造物１の内部領域内、例えば、界面構造体１０によって画定された事実上の閉鎖プロファイル内に配設されてよい。第１の半導体素子３の第１の相互接続部及び第２の半導体素子２の第２の相互接続部は、接合構造物１の内部領域内で互いに直接接合されて、それぞれの素子３、２内の部品３７、３８を接続し得る。加えて、追加部品は、界面構造体１０によって画定された内部領域の外側に配設されてよい。かかる追加部品（集積デバイスダイなど）はまた、内部領域の外側で互いに直接接合されてよい。
図２Ｈ及び図２Ｉは、平面図から見たときの一連の導電性ドットを含む導電性界面特徴部１２を備える界面構造体１０の概略平面図である。図２Ｈでは、導電性界面特徴部１２は、空洞５（又は概ね接合構造物の内部）の周囲に、密接して離隔されたドットの環を含む。図２Ｉでは、導電性界面特徴部１２は密接して離隔されたドットの複数の環を含み、界面構造体１０の封止性を改善するように、特徴部の外側環が特徴部の内環に対して横方向にオフセットされている。図２Ｉには特徴部１２の２つの環を示すが、導電性特徴部１２は、事実上の環状パターンを画定するように互いに離隔されたドット又は不連続形状のメッシュを含み得ることを理解されたい。導電性界面特徴部１２及び非導電性界面特徴部１４は、協働して、２つの半導体素子を接続する事実上の環状又は事実上の閉鎖パターンを画定し得る。図２Ｈ〜図２Ｉに示すドットは、丸形（例えば、円形又は楕円形）として示すが、他の実施形態では、ドットは多角形など任意の好適な不連続形状を含み得ることを理解されたい。更に、本明細書で説明するように、いくつかの実施形態では、導電性界面特徴部１２（例えば、ドット）は、２つの半導体素子３、２間の接合特徴部としてのみ機能してよい。しかしながら、他の実施形態では、一部又は全ての導電性界面特徴部１２は、電気的相互接続部（相互接続部２０又はそれに接続されたパッドの端部など）として機能して、半導体素子３、２間に電気通信を提供してよい。図２Ｈ及び図２Ｉの特徴部は、本明細書に開示される様々な他の実施形態と組み合わされ得ることを理解されたい。
図２Ｊは、第１の素子３と第２の素子２との間（いくつかの実施形態では、半導体素子を含んでよい）の接合界面の外側に位置付けられた１つ以上のボンドパッド６５を有する接合構造物１の概略側断面図である。図２Ｋは、図２Ｊに示す接合構造物１の平面図である。特に断らない限り、図２Ｊ〜図２Ｋに示す構成要素は、図１Ａ〜図２Ｉの同様の番号が付された構成要素と同じであってよい、又は概して類似であってよい。例えば、接合構造物は、介在する接着剤を用いずに界面構造体１０に沿って互いに直接接合された第１及び第２の素子３、２を含み得る。他の実施形態では、第１及び第２の素子３、２は、１つ以上の接着剤など他の方法で接着されてよい。様々な実施形態では、各素子３、２の接合層１１は、界面構造体１０に沿って互いに直接接合し得る導電性界面特徴部を含み得る。いくつかの実施形態では、導電性界面特徴部は、本明細書の他の箇所に記載するように閉鎖形状を画定して、拡散に対して界面を封止し得る。いくつかの実施形態では、各素子３、２の接合層１１は、接合して封止部及び事実上の閉鎖又は事実上の環状プロファイルを画定し得る、導電性及び非導電性界面特徴部（図示せず）を含み得る。第１及び第２の素子３、２は、集積デバイスが少なくとも部分的に配設される空洞５を画定し得る。図２Ｇに示すような他の実施形態では、２つの素子３、２間に空洞が存在しなくてよい。他の実施形態では、隔絶された、又は埋め込まれた導電部分との任意の種類のハイブリッド接合が使用され得る。
図２Ｊ及び図２Ｋに示すように、ボンドパッド６５は、界面構造体１０によって画定された、事実上の閉鎖プロファイルの外側に配設され得る。例えば、ボンドパッド６５は、第２の素子２の外側レッジ部６７上に配設され得る。ボンドパッド６５は、第２の素子２内の回路に直接接続され得る。ボンドパッド６５はまた、第１の素子３、及び／又は第２の素子２内に画定された導電トレース（図示せず）によって、第１の素子３内の回路に接続され得る。ボンドパッド６５は、例えば、ワイヤボンド、はんだボール、又は他の電気コネクタによって、パッケージ又はシステムボードなど外部構成要素と電気通信するように構成され得る。事実上の閉鎖プロファイルは、素子３によって、素子２によって、又は素子２、３の両方によって画定され得る。
図２Ｋに示すように、レッジ部６７は、接合界面構造体１０の外側の接合構造物１の辺に沿ったレッジ幅ｄｘを有し得る。レッジ幅ｄｘは、構造物１の総フットプリントを不必要に増加させ得る。様々な構成では、レッジ幅ｄｘは、５０マイクロメートル〜２５０マイクロメートルの範囲、又は１００マイクロメートル〜２００マイクロメートルの範囲であり得る。任意の好適な数のレッジ部が、接合界面構造体１０の外周の周囲に設けられてよい。図２Ｋでは、例えばレッジ部６７は、界面構造体１０の２つの垂直辺又は非平行側辺に沿って設けられるが、他の実施形態では、２つのレッジ部６７は、界面構造体１０の２つの平行辺に沿って設けられてもよい、１つのレッジ部６７のみが、界面構造体１０の１辺のみに沿って設けられてよい、又は２つを超えるレッジ部６７（例えば、３つ又は４つ）が、界面構造体１０の２つを超える辺（例えば、３辺又は４辺）に沿って設けられ得る。非矩形要素では、他の辺数も可能である。
図２Ｌは、様々な実施形態による、接合構造物１の上面６８に配設された１つ以上のボンドパッド６５を有する接合構造物１の概略側断面図である。図２Ｍは、図２Ｌに示す接合構造物１の平面図である。図２Ｌに示されるように、１つ以上のボンドパッド６５は、接合構造物１の外面又は上面６８、例えば、第１の素子３の上面上に設けられ得る。上面６８上にあるものとして図示したが、当業者であれば、接合パッド６５は、接合構造物の上面に対して凹んでいてよく、又はパッシベーション層の下に埋め込まれ、開口部によって露出してよいことを理解するであろう。上述したように、１つ以上の導電トレース３６は、構造物１の様々な構成要素間に電気通信を提供し得る。図示した実施形態では、トレース３６は、（例えば、非導電界面特徴部に埋め込まれてよい界面構造体１０内の導電性界面特徴部によって）界面構造体１０及び第１の素子３の本体を通って第２の素子２の導電トレース３６から延在する導電相互接続部６６によってボンドパッド６５と接続できて、ボンドパッド６５に電気的に接続する。相互接続部６６はまた、第２の素子２の少なくとも一部分を通って延在して、第２の素子２の本体内に配設された（例えば、素子２の接合層１１内に配設された）トレース３６と接続してよい。他の実施形態では、相互接続部６６は、例えば、トレース３６又は他の導体が、第２の素子２の上面に（例えば、素子２の接合層１１の上面に）配設される実施形態では、第２の素子２を貫通しなくてよい。導電トレース３６及び相互接続６６は、１つ以上のボンドパッド６５のそれぞれに対して別個に設けられ得る。いくつかの実施形態では、１つ以上のボンドパッド６５は、第１の素子３内の集積デバイス又は回路に接続してよく、したがって、界面を介して通信する相互接続部６６又はトレース３６と直接関連付けられていない。当然のことながら、上面６８において複数のボンドパッド６５と通信するトレース３６及び相互接続部６６は、第１の素子３と第２の素子２との間の界面に直接導体接合によって形成された任意の封止環（図示せず）から絶縁されるべきである。図２Ｌの接合構造物１は、空洞５を含むが、他の実施形態では、空洞は設けられなくてよい。様々な実施形態では、例えば、集積デバイスは、素子３（又は素子２）の表面若しくはその付近、及び／又は素子３（又は素子２）の本体内に配設され得る。
有利には、界面構造体１０を通って相互接続部６６を設けることにより、図２Ｊ及び図２Ｋに示す構成と比較して、接合構造物１の総フットプリントを低減できる。例えば、界面構造体１０を通って相互接続部６６をルーティングすることによって、図２Ｊ及び図２Ｋのレッジ領域を除去でき、除去したレッジ領域ごとに横方向フットプリントをｄｘだけ低減できる。様々な実施形態において、図２Ｌ及び図２Ｍの実施形態は、ウエハ当たりの接合構造物の数を３％〜１２５％の範囲で増加させ得る。例えば、１つのボンドパッドレッジ領域６７を有する構造物１では、図２Ｌ〜図２Ｍの実施形態は、ウエハ当たりの接合構造物の数を３％〜３０％の範囲の量だけ増加させ得る。２つのボンドパッドレッジ領域６７を有する構造物１では、図２Ｌ〜図２Ｍの実施形態は、ウエハ当たりの接合構造物の数を７％〜６０％の範囲の量だけ増加させ得る。３つのボンドパッドレッジ領域６７を有する構造物１では、図２Ｌ〜図２Ｍの実施形態は、ウエハ当たりの接合構造物の数を１０％〜９０％の範囲の量だけ増加させ得る。４つのボンドパッドレッジ領域６７を有する構造物１では、図２Ｌ〜図２Ｍの実施形態は、ウエハ当たりの接合構造物の数を１６％〜１２５％の範囲の量だけ増加させ得る。
本明細書に開示される様々な実施形態では、接合構造物１の上面にボンドパッド６５を有する接合構造物１は、ウエハ当たりのダイの数（ｄｐｗ）（例えば、ウエハ当たりの接合構造物）を有益に増加させ得、ダイ又は接合構造物の１辺、２辺、３辺、及び／又は４辺からレッジ又はレッジ領域を除去する。更に、図２Ｎは、ボンドパッドレッジが接合構造物又はダイの１辺、２辺、３辺、又は４辺で除去された接合構造物の、ダイ面積に対するウエハ当たりの接合構造物又はダイの数の増加率をプロットするチャートである。図２Ｎに示すように、例えば、４辺からレッジが除去された接合構造又はダイのウエハ当たりの接合構造物又はダイの数の増加率は、１辺からのみ除去されたものと比較して高い。
図２Ｏは、別の実施形態による、接合構造物１の概略側断面図である。特に断らない限り、図２Ｏに示す構成要素は、図２Ｌ〜図２Ｍの同様の番号が付された構成要素と同じであってよい、又は概して類似であってよい。図２Ｌでは、第１及び第２の素子３、２は、概ね横方向に同一の広がり有するものとして示されており、例えば、図２Ｌに示すような素子３、２の全幅はほぼ同一である。しかしながら、図２Ｌとは異なり、図２Ｏでは、素子のうちの１つ（例えば、下部、つまり第２の素子２）は、第１の素子３よりも大きくてよい。例えば、図２Ｏに示すように、第２の素子は、第１の素子３の外縁を越えて横方向に延在する棚部６９を有し得る。それでもなお、接合構造物１の総フットプリントは、図２Ｊ〜図２Ｋに示す構造物１と比較して比較的小さくてよい。例えば、棚部６９は、図２Ｏに示すように、距離ｄだけ第１の素子３の外縁を超えてわずかに延在してよい。距離ｄは十分に小さくてよく、その結果、第１及び第２の素子３、２を棚部６９上のパッドにワイヤボンディングすることは困難又は不可能であり得る。いくつかの実施形態では、第２の素子２の側域、つまりフットプリントは、第１の素子３の側域、つまりフットプリントと同一であってよい（図２Ｌを参照）。図２Ｏでは、第２の素子２の側域、つまりフットプリントは、第１の素子３の面積又は側方フットプリントの１００％〜１２５％の範囲内、１００％〜１１０％の範囲内、又は１００％〜１０５％の範囲内であり得る。様々な実施形態では、棚部６９上にはボンドパッドが設けられなくてよい。実際、棚部６９が存在する程度では、非常に狭く、不十分に幅広であって、ワイヤボンディングの余地がない場合がある。他の実施形態では、棚部６９は、上部素子３の上面上のボンドパッドに加えて、ボンドパッドを含んでよい。様々な実施形態では、棚部６９の全体が、接合層１１によって被覆され得る。いくつかの実施形態では、追加層、例えば、パッシベーション層が接合層の上に設けられ得、棚部６９の上を含む素子２の全体に延在できる。図示していないが、パッシベーション層は、第１の素子３のフットプリント内のトレース３６に接続された導体によって穿孔されてよいが、露出した棚部６９内の導体によっては穿孔されない。図２Ｊ、図２Ｌ、及び図２Ｏのトレース３６は、接合層１１内に配設されているものとして示すが、トレース３６は、素子２の本体（例えば、半導体素子のバルクシリコン又は半導体材料）内に配設され得ることを理解されたい。
相互接続部６６は、任意の好適な方法で形成され得る。いくつかの実施形態では、相互接続６６は、第１及び第２の素子３、２の接合前に形成され得る。他の実施形態では、相互接続６６は、第１及び第２の素子３、２の接合後に形成され得る。いくつかの実施形態では、相互接続部６６は、例えば、相互接続部６６が最初に第１の素子３内に埋め込まれ、その後の除去又は薄型化プロセス（エッチング、研削など）によって露出し得る、ビアファーストプロセスで形成され得る。他の実施形態では、相互接続部は、第１の素子３内にトレンチが画定され（例えば、エッチングされ）、絶縁ライナー及び金属相互接続部６６がトレンチ内に堆積される、ビアラストプロセスで形成され得る。相互接続部６６は、図２Ｌの第１の素子３の厚さを通って延在するものとして示しているが、他の構成では、相互接続部６６はまた、又は代替的に、第２の素子２を通って延在してよい。更に、上述したように、いくつかの実施形態では、相互接続部６６は、界面構造体１０に沿って配設された導電性界面特徴部を介して第２の素子２と通信できる。いくつかの実施形態では、相互接続部６６は、界面構造体１０を通って延在し得、かつ／又はその内部に画定され得、その結果、相互接続部６６は、界面構造体１０の導電性界面特徴部の少なくとも一部を形成できる。例えば、いくつかの実施形態では、相互接続６６は、接合前に第１の素子３の下面で露出され得、第２の素子２の対応する導電性特徴部（それ自体が別の相互接続を備えてよい）に直接接合し得る。上述の導電性特徴部と同様に、様々な実施形態では、バリア、シード、及び／又は絶縁層は、トレンチ及び／又は誘電体のビアを裏打ちでき、相互接続部３６は、任意のかかるライナー上に設けられ得る。
図３は、界面構造体１０の導電性界面特徴部１２と接続されたクラック止め１３を含む接合構造物１の一部の概略側断面図である。クラック止め１３は、ダイ内のバックエンドオブライン相互接続構造を通って垂直に接続するにつれて、交互に幅広セグメント及び細幅セグメントを含み、したがって、半導体素子（例えば、第２の素子２）のうちの１つのクラックの伝搬を防止又は低減できる。機能デバイスダイのバックエンドオブライン（ＢＥＯＬ）相互接続層に低Ｋ誘電体を導入することにより、誘電体の耐破壊特性が実質的に低減されてよく、シリコンの耐破壊特性と同等であっても、又は著しく低くてもよい。したがって、ダイの縁部において低Ｋ誘電体層のクラック及び層間剥離を防止することは、チップパッケージの相互作用から生じる応力下では困難であり得る。有利には、チップの縁部でのクラックは、チップの縁部付近の耐破壊性を増加させることによってクラッカー止めとして機能する、パターン付きの金属界面構造体（例えば、クラック止め１３）を、低Ｋ誘電体の外周の周囲に組み込むことによって低減され得る。
図４Ａ〜図４Ｃは、半導体素子３、２のそれぞれの対応する界面特徴部が互いに接合されたときの位置ずれに対する許容度を増加させる、界面構造体１０の概略平面図である。いくつかの実施形態では、図４Ａ〜図４Ｃの接合構造体１０は、隣接する半導体素子の対応する導電性界面特徴部１２、１２’が位置ずれしている場合に、有効な気体封止部を提供するように配置され得る。本明細書で説明するように、様々な実施形態において、界面構造体１０は、第１の半導体素子３上に配設された第１の界面特徴部、及び第２の半導体素子２上に配設された第２の界面特徴部によって画定され得る。例えば、図４Ａ〜図４Ｃに示すように、第１の導電性界面特徴部１２及び第１の非導電性界面特徴部１４は、第１の半導体素子３上に配設され得る。第２の導電性界面特徴部１２’及び第２の非導電性界面特徴部１４’は、第２の半導体素子２上に配設され得る。第１及び第２の界面特徴部は、図１Ａ〜図２Ｂに関連して上述した材料を含み得る。例えば、様々な実施形態では、第１及び第２の導電性界面特徴部１２、１２’は、銅を含み得る。様々な実施形態では、第１及び第２の非導電性界面特徴部１４、１４’は、酸化シリコンを含み得る。
図１Ａ〜図２Ｂの接合構造物１と同様に、いくつかの実施形態では、図４Ａ〜図４Ｃの界面構造体１０は、空洞５及び／又は集積デバイス４の周囲に延在して、事実上の環状パターンを画定し得、例えば、導電性特徴部は、事実上の環状のパターンを画定する完全な環又は不完全な環を区切り得る。事実上の環状パターンで界面構造体１０を配設することにより、接合構造物１に入る気体から空洞５及び／又は集積デバイス４を有利に封止できる。しかしながら、他の実施形態では、図４Ａ〜図４Ｃの界面構造体１０は、気体封止以外の用途、又はそれに追加した用途のための界面として使用され得る。例えば、図４Ａ〜図４Ｃの界面構造体１０は、導電性特徴部が互いに接合されたときの位置ずれを考慮するために、任意の用途で使用され得る。いくつかの実施形態では、図４Ａ〜図４Ｃの界面構造体１０は、半導体素子間で１つ以上の直接的な電気的接続及び／又は機械的接続を提供できる。様々な実施形態では、図４Ａ〜図４Ｃの界面構造体１０は、集積デバイス４の周囲に環状パターンで配設されても、配設されなくてもよい。いくつかの実施形態では、例えば、界面構造体１０は、図７Ｃに関して以下に説明する相互接続部２０などのために、半導体素子の対応する外面の複数の不連続な位置に配設されてよい。かかる実施形態では、界面構造体１０は、半導体素子間の電気的相互接続部として機能し得る。第１及び第２の界面特徴部は、様々な方法で互いに接合され得る。いくつかの実施形態では、第１及び第２の界面特徴部は、介在する接着剤を用いずに、かつ圧力及び／又は温度を付加せずに、互いに直接接合され得る。
界面構造体１０に直接接合を用いる実施形態では、第１及び第２の界面特徴部の接合面が調製され得る。例えば、第１の導電性界面特徴部１２及び第１の非導電性界面特徴部１４の接合面は、介在する接着剤を用いずに、かつ圧力又は電圧を付加せずに、第２の導電性界面特徴部１２’及び第２の非導電性界面特徴部１４’の対応する接合面に直接接合され得る。これらの接合面では、研磨又は平坦化、活性化、及び好適な種での終端処理が行われ得る。接合面は接触させられて、圧力を付加せずに直接接合を形成し得る。いくつかの実施形態では、半導体素子３、２を加熱して、接合、例えば、導電性特徴部間の接合を強化し得る。開示された実施形態のそれぞれと併せて使用される直接接合プロセスの更なる詳細は、米国特許第７，１２６，２１２号、同第８，１５３，５０５号、同第７，６２２，３２４号、同第７，６０２，０７０号、同第８，１６３，３７３号、同第８，３８９，３７８号及び同第８，７３５，２１９号を通して、並びに米国特許出願第１４／８３５，３７９号、同第６２／２７８，３５４号、同第６２／３０３，９３０号及び同第１５／１３７，９３０号を通して見出すことができ、それらの各々の内容は、参照によりそのままあらゆる目的で本明細書に援用される。
図４Ａの構造体１０では、導電性界面特徴部１２、１２’は比較的薄型であり、その結果、研磨からのディッシングが回避され、金属間直接接合が促進され得る。しかしながら、それぞれの界面特徴部が横方向に位置ずれしている場合、特徴部１２、１２’の間の導電性接合部３５は比較的小さい。図４Ａに示す導電性接合部３５は、不十分な気体封止（及び／又は不十分な電気的接続）をもたらし得る、隔絶された接触領域を含んでよい。
したがって、図４Ｂ〜図４Ｃに示すように、導電性界面特徴部１２、１２’は、電気的接続の十分な導電性を確保し、また、より良好な拡散バリア（diffusion barrer）を提供するように、十分に幅広に作成され得る。図４Ｂ〜図４Ｃの厚型導電性特徴部１２、１２’は、有利には、より大きい導電性接合部３５を可能にし、また、界面構造体１０の気体封止能力（及び／又は電気的接続）も改善する。図４Ｂでは、例えば、導電性特徴部１２、１２’の厚さは、接合手順の最大位置ずれ許容度よりも厚くすることができる。したがって、接合手順がＴの位置ずれ許容度を有する場合、導電性界面特徴部１２、１２’の横方向厚さは、Ｔ以上であり得る。様々な直接接合手順において、例えば、位置ずれ許容度Ｔは、０．１マイクロメートル〜２５マイクロメートルの範囲であり得る。導電性特徴部１２、１２’の厚さ寸法を接合プロセスの最大位置ずれ許容度Ｔに等しい、又はそれを超えるように決定することにより、導電性接合部３５は、確実に閉鎖構造を形成できる。
図４Ｃの実施形態では、導電性界面特徴部１２、１２’の厚さは、介在する非導電性界面特徴部１４、１４’が設けられる空間よりも大きくなるように選択され得る。したがって、図４Ｃでは、導電性特徴部１２は、非導電性特徴部１４、１４’よりも厚くなり得る。このように導電性特徴部１２の寸法を決定することにより、導電性特徴部１２、１２’は、連続界面に沿って確実に嵌合できる。したがって、図４Ｂ〜図４Ｃの比較的厚い導電性特徴部１２、１２’は、位置ずれが存在しても、接合中に導電性界面特徴部１２、１２’間に有効な接続を提供でき、連続界面は、拡散に対する環状又はほぼ環状のバリアを提供できる。
図５Ａ〜図５Ｄは、有効な金属拡散バリアを提供しつつ、各半導体素子３、２上の対応する界面特徴部１０Ａ、１０Ｂが互いに接合されたときの位置ずれに対する許容度を増加させる界面構造体１０の概略平面図である。図４Ａ〜図４Ｃに関連して上述したように、２つの対応する界面特徴部１０Ａ、１０Ｂの接合（例えば、直接結合）時の位置ずれを考慮することは重要であり得る。界面特徴部１０Ａ、１０Ｂは、第１及び第２の半導体素子３、２の外面上にそれぞれ配設され得る。界面特徴部１０Ａ、１０Ｂは、１つ以上の非導電性界面特徴部１４、１４’内にも埋め込まれる、又はそれとも結合され得る、１つ以上の導電性界面特徴部１２、１２’を備え得る。いくつかの実施形態では、導電性界面特徴部１２、１２’は合わされて、介在する接着剤を用いずに直接接合され得る。いくつかの実施形態では、非導電性界面特徴部１４、１４’はまた、互いに直接結合され得る。他の実施形態では、素子は、接着剤を使用して接合され得る。導電性特徴部１２、１２’は、特徴部１２、１２’が互いに重複する領域に沿って導電性接合部３５を画定し得る。
位置ずれに対する許容度を増加させるために、導電性界面特徴部１２、１２’は、複数の細幅部分１５と交互に配置され、それらと接続された複数の幅広部分１６を含み得る。例えば、図５Ａに示すように、各幅広部分１６は、２つの細幅部分１５の間に接続され得、各細幅部分１５は、２つの幅広部分１６の間に接続され得る。細幅部分１５は、０．１マイクロメートル〜２５マイクロメートルの範囲の第１の幅ｔを有し得る。幅広部分は、ｔ未満、かつ０．５マイクロメートル〜５０マイクロメートルの範囲の第２の幅ｗを有し得る。更に、図５Ａに示すように、幅広部分１６は、介在する非導電性界面特徴部１４が配設され得る第１の距離ｇだけ互いに離隔され得、幅広部分１６及び細幅部分１５は端と端とで接続され得、細幅部分１５は、第１の距離ｇと同一の長さを有し得る。第１の距離ｇは、０．１マイクロメートル〜５０マイクロメートルの範囲であり得る。薄型部分は、第２の距離ｈだけ互いから離隔され得、この距離はまた、幅広部分１６の長さを構成してよい。第２の距離ｈは、０．２マイクロメートル〜５０マイクロメートルの範囲であり得る。更に、幅広部分１６の最外縁部は、横方向オフセットｘだけ細幅部分１５の最外縁部に対してオフセットされ得、これは以下で説明するように、ｘ方向における接合手順の最大位置ずれ許容度に対応し得る。横方向オフセットｘは、０．１マイクロメートル〜２５マイクロメートルの範囲であり得る。
有利には、幅広セグメント１６は、上述のように、接合構造物１の気体封止能力を改善させるために設けられ得る。細幅セグメント１４は、研磨により生じ得るディッシングの影響を低減するために設けられ得、それによって導体間直接接合を容易にする。図５Ｂは、それぞれの界面特徴部１０Ａ、１０Ｂの位置ずれがほとんど又は全く存在しない、接合後の界面構造体１０を示す。図５Ｂに示すように、導電性特徴部１２、１２’は、図５Ａに示すようにｙ方向に半ピッチオフセットされて互いに完全に重複し、その結果、接合導電性領域は、大型の導電性接合部３５において閉鎖経路を提供する。図５Ｂに示すように、位置ずれがほとんど又は全く存在しない場合、導電性特徴部１２、１２’は、導電性接合部３５において横方向に、すなわち、横方向オフセットｘと平行に完全に重複する。これは、幅広部分１６の最外縁部の横方向オフセットが、接合手順の最大位置ずれ許容度に対応するように選択され得るためである。例えば、特定の接合手順の横方向位置ずれ許容度ｘでは、第１の幅ｔ及び第２の幅ｗは、ｘ≦（ｗ−ｔ）／２の関係を満たすように選択され得る。接合中の長手方向位置ずれ許容度ｙでは、特定の接合手順に関して、第１の距離ｇ及び第２の距離ｈは、ｙ≦（ｈ−ｇ）／２の関係を満たすように選択され得る。これらの関係を満たすことにより、異なる半導体素子３、２の導電性特徴部１２、１２’の間の連続的な重複、つまり接合線を確保する。
図５Ｃは、接合特徴部１０Ａ、１０Ｂが位置ずれ許容度ｘだけ横方向に、また位置ずれ許容度ｙだけ長手方向に位置ずれしているときの接合界面構造体１０を示す。図５Ｃに示すように、特定の接合手順について界面特徴部１０Ａ、１０Ｂがｘ及びｙだけ位置ずれしている場合であっても、結果として生じる接合界面構造体１０は、導電性接合部３５において導電性界面特徴部１２、１２’の間に有意かつ連続的な重複を含み、拡散に対して事実上の環状拡散バリア、例えば、完全な環状又はほぼ環状のバリアを提供できる。
図５Ｄは、接合特徴部１０Ａ、１０Ｂが、位置ずれ許容度ｘ＋第１の幅ｔだけ横方向に位置ずれしており、長手方向に（ｈ−ｇ）／２未満だけ位置ずれしている場合の接合界面構造体１０を示す。図５Ｄに示すように、（ｈ−ｇ）／２未満の（例えば、ｙに平行な）長手方向の位置ずれが存在する場合、図５Ｄの接合界面構造体１０は、接合手順の位置ずれ許容度ｘよりも更に大きい横方向の位置ずれに対応できる。これは、（ｈ−ｇ）／２未満の長手方向の位置ずれが存在する場合、細幅部分１５の追加の幅が、導電性接合部３５における追加の接合領域に寄与し得るためである。重複接合領域は、図５Ｃより横方向に細幅であるものの、金属間接合界面は連続的なままであり、例えば酸化物よりも良好な拡散バリアを提供する。
図６Ａ〜図６Ｂは、別の実施形態による、各半導体素子３、２上の対応する界面特徴部１０Ａ、１０Ｂが互いに接合されたときの位置ずれに対する許容度を増加させる界面構造体１０の概略平面図である。図６Ａ〜図６Ｂの実施形態では、非導電性界面特徴部１４、１４’は、複数の内側領域１１４ａと、複数の外側領域１１４ｂと、を備え得る。内側領域１１４ａは、導電性界面特徴部１２、１２’によって（水平面内で）完全に包囲され得る。図示した実施形態では、複数の導電性界面特徴部１２、１２’は、非導電性界面領域１４、１４’の内側領域１１４ａの周囲に（例えば、周囲一面に）配設される多数のブロック１７を備え得る。非導電性界面領域１４、１４’の外側領域１１４ｂは、隣接する外側ブロック１７間の間隙に配設され得る。
いくつかの実施形態では、ブロック１７の第１の幅ｔ1は、内側領域１１４ａ及び／又は外側領域１１４ｂの第２の幅ｔ2より大きくてよい。例えば、いくつかの実施形態では、ブロック１７の第１の幅ｔ1は、０．２マイクロメートル〜２５マイクロメートルの範囲であり得る。内側領域１１４ａ及び／又は外側領域１１４ｂの第２の幅ｔ2は、０．１マイクロメートル〜２０マイクロメートルの範囲であり得る。ブロック１７の寸法を領域１１４ａ、１１４ｂよりも大きくすることにより、図６Ｂの接合界面構造体１０に示すように、導電性特徴部１２、１２’が有意な重複導電性接合部３５を有することを可能にし得る。
図７Ａは、非導電性界面特徴部１４の複数の内側領域１１４ａが格子内に配設されている（格子に包囲されている）、導電性界面特徴部１０Ａの概略平面図である。例えば、図７Ａに示す界面特徴部１０Ａは、交差する導電性界面特徴部１２によって画定される交差格子構造体を備える。図７Ｂは、２つの界面特徴部１０Ａ、１０Ｂを接合することによって形成された接合界面構造体１０の概略平面図である。図７Ａに示すように、導電性特徴部１２は、細幅導電セグメント１９によって相互接続された複数の幅広ブロック１８を含み得る。幅広ブロック１８は、改善された気体封止能力を提供でき、細幅導電性セグメント１９は、研磨手順によるディッシングの悪影響を回避するために設けられ得、それにより、金属間直接接合を容易にする。図７Ａでは、ブロック１８及びセグメント１９は、導電性特徴部１２が互いに垂直に配設される格子内に配置されている。しかしながら、他の実施形態では、特徴部１２は、互いに対して非垂直に配置され得る。
図７Ａ〜図７Ｂでは、ブロック１８は、隣接するブロック１８間に配設された間隙Ｇの第２の幅ｔ2よりも大きい第１の幅ｔ1を有し得る。例えば、いくつかの実施形態では、第１の幅ｔ1は、０．２マイクロメートル〜５０マイクロメートルの範囲であり得る。第２の幅ｔ2は、０．１マイクロメートル〜２５マイクロメートルの範囲であり得る。図７Ｂに示すように、ブロック１８をこのような方法で離隔させることにより、導電性接合部３５に沿った導電性特徴部１２間の大きな重複領域を有益に可能にし、このことは、接合構造物１を気体から封止するのに有益であり得る。
図７Ａ〜図７Ｂに示す格子は、交差する導電線の格子を含むが、他の実施形態では、格子は、湾曲形状、周期的形状、又は不規則形状を含み得る。例えば、いくつかの実施形態では、格子は、相互接続された多角形のハニカム構造を含み得る。いくつかの実施形態では、格子は、複数の三角形、ヘリンボーンパターン、又は任意の他の好適な繰り返し形状の格子を含み得る。
図７Ｃは、非導電性界面特徴部１４の内側領域内１１４ａに配設された複数の電気的相互接続部２０を有する、図７Ｂの接合界面構造体１０の概略平面図である。図２Ｂに関連して上述したように、追加の導電性電気的相互接続部２０を界面構造体１０に組み込むことは有利であり得る。これにより、接合構造物１は、半導体素子３、２間で多数の信号線、電力線、及び／又は接地線に気体封止及び電気通信を提供することが可能になる。図７Ｃの実施形態では、例えば、導電性界面特徴部１２及び非導電性界面特徴部１４は、構造体に入る気体に対する効果的なバリアとして機能する、半導体素子３、２間の機械的接続を提供できる。導電性特徴部１２は、幅よりも長い長さを有する細長い特徴部を備え得る。電気的相互接続部２０は、内側領域１１４ａ内に配設され得、導電性特徴部１２から電気的に絶縁され得る。相互接続部は、非導電性特徴部１４を通って第１の半導体素子３から第２の半導体素子２まで垂直に延在して、半導体素子３、２間に電気通信を提供できる。２つの導電性特徴部１２の重複及び接合によって作り出される、事実上の環状パターン（annular patter）、例えば、完全な環状又はほぼ環状のパターンもまた、２つの半導体素子３、２間の追加的な、又は唯一の電気的接続として機能し得ることが理解されるであろう。
したがって、図４Ｂ〜図７Ｃの実施形態では、第１の半導体素子３は、第１の半導体素子３の外面の導電線から形成された、繰り返し形状の第１のパターンを含み得る。第１のパターンは、第２の導電性界面特徴部１２から第１の間隔だけ離隔された第１の導電性界面特徴部１２を含み得、第１の非導電性界面特徴部１４は、第１及び第２の導電性界面特徴部１２間に配設される。第１の導電性界面特徴部１２は、第１の間隔よりも大きい第１の幅を有し得る。第２の半導体素子２は、第２の半導体素子２の外面の導電線から形成された、繰り返し形状の第２のパターンを含み得る。第２のパターンは、第４の導電性界面特徴部１２から第２の間隔だけ離隔された第３の導電性界面特徴部１２を含み得、第２の非導電性界面特徴部１４は、第３及び第４の導電性界面特徴部１２間に配設される。第３の導電性界面特徴部１２は、第２の間隔よりも大きい第２の幅を有し得る。第１及び第２の導電性界面特徴部１２は、第３及び第４の導電性界面特徴部１２に接合されて、界面構造体１０を画定し得る。第１及び第２のパターンは互いに対して横方向にオフセットされてよいが、接合された第１及び第２のパターンは、それでもなお、界面構造体１０に沿って連続的な導電性接合領域３５を区切り得る。
図８は、様々な実施形態による、１つ以上の接合構造物１を組み込んだ電子システム８０の概略図である。システム８０は、モバイル電子デバイス（例えば、スマートフォン、タブレットコンピューティングデバイス、ラップトップコンピュータなど）、デスクトップコンピュータ、自動車又は自動車の構成要素、ステレオシステム、医療デバイス、カメラ又は任意の他の好適な種類のシステムなどの、任意の好適な種類の電子デバイスを備えることができる。いくつかの実施形態では、電子システム８０は、マイクロプロセッサ、グラフィックプロセッサ、電子記録デバイス又はデジタルメモリを備えることができる。システム８０は、例えば、１つ以上のマザーボードによって、システム８０に機械的及び電気的に接続された１つ以上のデバイスパッケージ８２を含むことができる。各パッケージ８２は、１つ以上の接合構造物１を備えることができる。図８に示すシステム８０は、本明細書に示し、記載した接合構造物１及び関連付けられた界面構造体１０のいずれかを備え得る。
一実施形態では、を備える接合構造物が開示される。接合構造物は、第１の界面特徴部を有する第１の素子と、第２の界面特徴部を有する第２の素子と、を含み得る。接合構造物は、第１の素子若しくは第２の素子に接合された、又はそれと共に形成された集積デバイスを含み得る。第１の界面特徴部は、第２の導電性界面特徴部に直接接合されて、界面構造体を画定し得る。界面構造体は集積デバイスの周囲に配設されて事実上の閉鎖プロファイルを画定し、第１及び第２の素子を接続できる。事実上の閉鎖プロファイルは、外部環境から内部領域へと拡散する気体から、接合構造物の内部領域を実質的に封止できる。
別の実施形態では、接合構造物は、第１の素子と、第２の素子と、を備える。接合構造物は、第１の素子又は第２の素子に接合された、又はその内部に形成された集積デバイスを含み得る。界面構造体は、第１の素子と第２の素子との間に配設され得る。界面構造体は、第１の素子から第２の素子に向かう方向に延在する第１の導電性界面特徴部と、第１の素子から第２の素子に向かう方向に延在する第２の導電性界面特徴部と、第１の導電性界面特徴部と第２の導電性界面特徴部との間に横方向に配設された、固体状態の非導電性界面特徴部と、を備え得る。界面構造体は集積デバイスの周囲に配設されて事実上の閉鎖プロファイルを画定し、第１の素子及び第２の素子を接続できる。
別の実施形態では、接合構造物は、第１の素子と、第２の素子と、を備える。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又はそれと共に形成され得る。界面構造体は、第１の素子と第２の素子との間に配設され得、界面構造体は、第１の素子から第２の素子に向かう方向に延在する。界面構造体は、第１の素子から第２の素子に向かう方向に延在する第１の細長い導電性界面特徴部と、第１の素子から第２の素子に向かう方向に延在する第２の細長い導電性界面特徴部と、を含み得る。第１及び第２の細長い導電性界面特徴部は、第１の素子から第２の素子への方向に延在する、介在する非導電性界面特徴部によって離隔され得る。第１及び第２の細長い導電性界面特徴部のそれぞれは、幅よりも長い長さを有し得る。電気的相互接続部は、集積デバイスと電気通信でき、電気的相互接続部は、第１の素子から第２の素子まで延在する。電気的相互接続部は、第１及び第２の導電性界面特徴部間の介在する非導電性界面特徴部を通って延在し得る。
別の実施形態では、接合構造物は、第１の素子の外面の導電線から形成された、第１の繰り返し形状のパターンを有する第１の素子を備える。第１のパターンは、第２の導電性界面特徴部から第１の間隔だけ離隔された第１の導電性界面特徴部を含み得、第１の非導電性界面特徴部は、第１及び第２の導電性界面特徴部間に配設される。第１の導電性界面特徴部は、第１の間隔よりも大きい第１の幅を有し得る。接合構造物は、第２の素子の外面の導電線から形成された、第２の繰り返し形状のパターンを有する第２の素子を備え得る。第２のパターンは、第４の導電性界面特徴部から第２の間隔だけ離隔された第３の導電性界面特徴部を備え得る。第２の非導電性界面特徴部は、第３及び第４の導電性界面特徴部間に配設され得、第３の導電性界面特徴部は、第２の間隔よりも大きい第２の幅を有する。第１及び第２の導電性界面特徴部は、第３及び第４の導電性界面特徴部に接合されて、界面構造体を画定し得る。第１及び第２のパターンは互いに対して横方向にオフセットされ得るが、界面構造体に沿って連続的な導電性接合領域を区切る。
別の実施形態では、接合構造物が開示される。接合構造物は、第１の素子と、第２の素子と、を含み得る。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又はそれと共に形成され得る。界面構造体は、第１の素子と第２の素子との間に配設され得る。界面構造体は、集積デバイスを横方向に包囲する第１の導電性界面特徴部を備え得る。導電性界面特徴部は、第１の素子と第２の素子との間に連続的に延在して、２つの素子間に電気的接続、機械的接続、又は熱的接続のうちの少なくとも１つを形成できる。非導電性界面特徴部は、第１の素子と第２の素子との間に連続的に延在し得る。
別の実施形態では、接合構造物は、第１の界面特徴部を有する第１の素子と、第２の界面特徴部を有する第２の素子と、を含み得る。第１の界面特徴部は、第２の界面特徴部に接合されて、界面構造体を画定し得る。導電トレースは、第２の素子の中又はその上に配設され得る。ボンドパッドは、第１の素子の上面に設けられ、導電トレースと電気通信し得る。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又はそれと共に形成され得る。
別の実施形態では、接合構造物は、第１の界面特徴部を有する第１の素子と、第２の界面特徴部を有する第２の素子と、を備え得る。第１の界面特徴部は、介在する接着剤を用いずに第２の界面特徴部に接合されて、界面構造体を画定し得る。ボンドパッドは、第１の素子の上面に配設され得る。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又はそれと共に形成され得る。電気的相互接続部は、ボンドパッドから第１の素子を通って延在して、集積デバイスに電気的に接続できる。
別の実施形態では、接合構造物を形成する方法が開示される。本方法は、第１の界面特徴部を有する第１の素子と、第２の界面特徴部を有する第２の素子と、を提供することを含み得る。導電トレースは、第２の素子の中又はその上に配設され得る。本方法は、第１の界面特徴部と、第２の界面特徴部とを接合することを含み得る。ボンドパッドは、第１の素子の上面に配設され、導電トレースと電気的通信できる。集積デバイスは、第１の素子若しくは第２の素子に結合され得る、又はそれと共に形成され得る。
開示された実施形態と先行技術に対して達成される利点とを要約する目的で、特定の目的及び利点が本明細書に記載されている。当然のことながら、任意の特定の実施形態に従って、必ずしも全てのこのような目的又は利点が達成されない場合があることを理解されたい。したがって、例えば、当業者であれば、開示された実装形態が、本明細書で教示又は示唆され得る他の目的又は利点を必ずしも達成せずに、本明細書で教示又は示唆されるような１つの利点又は利点の群を達成又は最適化する方法で、具現化又は実施され得ることを認識するであろう。
これらの実施形態の全てが本開示の範囲内にあることが意図されている。これら及び他の実施形態は、添付の図面を参照した実施形態の以下の詳細な説明から当業者には容易に明らかになり、特許請求の範囲は、開示されたいずれかの特定の実施形態に限定されない。本明細書ではこの特定の実施形態及び実施例が開示されているが、開示された実装形態は、具体的に開示された実施形態を超えて他の代替的な実施形態及び／又はそれらの使用と明らかな変更及び均等物とに及ぶことが当業者によって理解されるであろう。加えて、いくつかの変形例が詳細に示され説明されているが、本開示に基づいて、当業者には他の変更が明白であろう。また、実施形態の特定の特徴及び態様の様々な組み合わせ又は部分的組み合わせが作製されてもよく、依然として範囲内にあり得ることが企図される。開示された実施形態の様々な特徴及び態様を、開示された実装形態の様々なモードを形成するために、互いに組み合わせるか又は互いに置換することができることを理解されたい。したがって、開示された本明細書における主題の範囲は、上述した特定の開示された実施形態によって限定されるべきではなく、以下の特許請求の範囲の正読によってのみ決定されるべきであることが意図されている。

Claims (25)

  1. 接合構造物であって、
    第１の界面特徴部を有する第１の素子と、
    第２の界面特徴部を有する第２の素子であって、前記第２の界面特徴部に前記第１の界面特徴部が接合されて界面構造体を画定する、前記第２の素子と、
    前記第２の素子の中又は上に配設された導電トレースと、
    前記第１の素子の上面にあり、前記導電トレースと電気通信するボンドパッドと、
    前記第１の素子又は前記第２の素子に結合された、若しくは前記第１の素子又は前記第２の素子と共に形成された集積デバイスと、
    を備える接合構造物。
  2. 前記第１及び第２の界面特徴部は、介在する接着剤を用いずに互いに直接接合される、請求項１に記載の接合構造物。
  3. 前記第１の素子と前記第２の素子との間に空洞を更に備える、請求項１〜２のいずれか一項に記載の接合構造物。
  4. 前記集積デバイスは前記空洞内に配設される、請求項３に記載の接合構造物。
  5. 前記接合構造物内に空洞が配設されない、請求項１〜４のいずれか一項に記載の接合構造物。
  6. 前記界面構造体は前記集積デバイスの周囲に配設されて事実上の閉鎖プロファイルを画定し、前記第１及び第２の素子を接続し、前記事実上の閉鎖プロファイルは、外部環境から前記接合構造物の内部領域へと拡散する気体から、前記内部領域を実質的に封止する、請求項１〜５のいずれか一項に記載の接合構造物。
  7. 前記導電トレースから前記界面構造体を通って延び、前記ボンドパッドに接続する電気的相互接続部を更に備える、請求項１〜６のいずれか一項に記載の接合構造物。
  8. 前記電気的相互接続部は前記第１の素子を通って延びる、請求項７に記載の接合構造物。
  9. 前記電気的相互接続部は前記第２の素子の少なくとも一部を通って延びる、請求項１〜８のいずれか一項に記載の接合構造物。
  10. 前記第１及び第２の界面特徴部の一方又は両方は導電性界面特徴部を含む、請求項１〜７のいずれか一項に記載の接合構造物。
  11. 前記第１の素子の上面に配設された複数のボンドパッドを更に備える、請求項１〜１０のいずれか一項に記載の接合構造物。
  12. 前記集積デバイスは前記導電トレースに電気的に接続される、請求項１〜１１のいずれか一項に記載の接合構造物。
  13. 前記ボンドパッドは前記接合構造物の最上面に対して凹んでいる、請求項１〜１２のいずれか一項に記載の接合構造物。
  14. 前記第２の素子の側域が前記第１の素子の側域よりも大きい、請求項１〜１３のいずれか一項に記載の接合構造物。
  15. 接合構造物であって、
    第１の界面特徴部を有する第１の素子と、
    第２の界面特徴部を有する第２の素子であって、介在する接着剤を用いずに前記第１の界面特徴部が前記第２の界面特徴部に直接接合されて界面構造体を画定する、前記第２の素子と、
    前記第１の素子の上面にあるボンドパッドと、
    前記第１の素子又は前記第２の素子に結合された、若しくは前記第１の素子又は前記第２の素子と共に形成された集積デバイスと、
    前記ボンドパッドから前記第１の素子を通って延び、前記集積デバイスに電気的に接続する電気的相互接続部と、
    を備える接合構造物。
  16. 前記電気的相互接続部は前記界面構造体を通って延びる、請求項１５に記載の接合構造物。
  17. 前記電気的相互接続部は前記第２の素子の一部を通って延びる、請求項１６に記載の接合構造物。
  18. 前記第２の素子の中又は上に導電トレースを更に備え、前記導電トレースは、前記集積デバイスと前記電気的相互接続部との間に電気通信を提供する、請求項１５〜１７のいずれか一項に記載の接合構造物。
  19. 前記第１の素子と前記第２の素子との間に空洞を更に備える、請求項１５〜１８のいずれか一項に記載の接合構造物。
  20. 前記界面構造体は前記集積デバイスの周囲に配設されて事実上の閉鎖プロファイルを画定し、前記第１及び第２の素子を接続し、前記事実上の閉鎖プロファイルは、外部環境から前記接合構造物の内部領域へと拡散する気体から、前記内部領域を実質的に封止する、請求項１５〜１９のいずれか一項に記載の接合構造物。
  21. 接合構造物を形成する方法であって、
    第１の界面特徴部を有する第１の素子及び第２の界面特徴部を有する第２の素子を提供することと、
    前記第１の界面特徴部及び前記第２の界面特徴部を接合することと、を含み、
    導電トレースが前記第２の素子の中又は上に配設され、
    ボンドパッドが、前記第１の素子の上面に配設され、前記導電トレースと電気通信し、集積デバイスが、前記第１の素子又は前記第２の素子に結合される、若しくは前記第１の素子又は前記第２の素子と共に形成される、方法。
  22. 前記ボンドパッドから前記第１の素子を通って延び、前記導電トレースに電気的に接続する電気的相互接続部を提供することを更に含む、請求項２１に記載の方法。
  23. 前記接合することの前に前記電気的相互接続部を提供することを更に含む、請求項２２に記載の方法。
  24. 前記接合することの後に前記電気的相互接続部を提供することを更に含む、請求項２２に記載の方法。
  25. 前記第１の界面特徴部及び前記第２の界面特徴部を接合することは、介在する接着剤を用いずに前記第１の界面特徴部及び前記第２の界面特徴部を直接接合することを含む、請求項２１〜２４のいずれか一項に記載の方法。
JP2019543246A 2017-02-09 2017-12-20 接合構造物 Active JP7030825B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762457116P 2017-02-09 2017-02-09
US62/457,116 2017-02-09
US201762458441P 2017-02-13 2017-02-13
US62/458,441 2017-02-13
PCT/US2017/067742 WO2018147940A1 (en) 2017-02-09 2017-12-20 Bonded structures

Publications (3)

Publication Number Publication Date
JP2020509942A true JP2020509942A (ja) 2020-04-02
JP2020509942A5 JP2020509942A5 (ja) 2020-12-10
JP7030825B2 JP7030825B2 (ja) 2022-03-07

Family

ID=63037353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019543246A Active JP7030825B2 (ja) 2017-02-09 2017-12-20 接合構造物

Country Status (5)

Country Link
US (2) US10522499B2 (ja)
EP (1) EP3580166A4 (ja)
JP (1) JP7030825B2 (ja)
TW (1) TWI738947B (ja)
WO (1) WO2018147940A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150004A (ja) * 2019-03-11 2020-09-17 セイコーインスツル株式会社 パッケージ及びパッケージの製造方法
JP2021064764A (ja) * 2019-10-17 2021-04-22 日本電気硝子株式会社 光学用窓材、光学用窓材の製造方法、光学部材、及び光学部材の製造方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
TWI782939B (zh) 2016-12-29 2022-11-11 美商英帆薩斯邦德科技有限公司 具有整合式被動構件的接合結構
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
EP3580166A4 (en) 2017-02-09 2020-09-02 Invensas Bonding Technologies, Inc. RELATED STRUCTURES
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) * 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) * 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US20210276859A1 (en) * 2018-09-26 2021-09-09 Ignite, Inc. A MEMS Package
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US20220185660A1 (en) * 2019-04-01 2022-06-16 Meridian Innovation Pte Ltd Monolithic post complementary metal-oxide-semiconductor integration of thermoelectric-based infrared detector
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
EP3734303B1 (en) * 2019-05-03 2024-04-03 Afore Oy Cryogenic probe station with loading assembly
US12062592B2 (en) * 2019-05-22 2024-08-13 Intel Corporation Integrated circuit packages with thermal interface materials with different material compositions
US11385278B2 (en) * 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
CN115088068A (zh) 2019-12-23 2022-09-20 伊文萨思粘合技术公司 用于接合结构的电冗余
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP7514530B2 (ja) * 2020-10-29 2024-07-11 東北マイクロテック株式会社 積層型半導体装置
US11855005B2 (en) 2021-06-21 2023-12-26 Globalfoundries U.S. Inc. Crackstop with embedded passive radio frequency noise suppressor and method
US11894473B2 (en) * 2021-09-09 2024-02-06 Chu Hua Chang Sensing module and manufacturing method thereof
FI20225841A1 (en) * 2022-09-27 2024-03-28 Teknologian Tutkimuskeskus Vtt Oy Disk-level housing for the device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112517A (ja) * 1996-10-03 1998-04-28 Ngk Spark Plug Co Ltd 電子部品収納用パッケージ
US20040259325A1 (en) * 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
JP2008130915A (ja) * 2006-11-22 2008-06-05 Murata Mfg Co Ltd 部品内蔵基板
JP2009238905A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
US20130187245A1 (en) * 2012-01-19 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electro mechanical system structures
WO2014074403A1 (en) * 2012-11-12 2014-05-15 Memsic, Inc. Monolithic sensor package
JP2015100886A (ja) * 2013-11-26 2015-06-04 セイコーエプソン株式会社 電子デバイスおよび電子機器
JP2015100866A (ja) * 2013-11-22 2015-06-04 三菱電機株式会社 ロボットシミュレーション装置、プログラム、記録媒体及び方法
US20160002029A1 (en) * 2005-03-18 2016-01-07 Invensense, Inc. Method of fabrication of ai/ge bonding in a wafer packaging environment and a product produced therefrom

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272642A (ja) * 1988-09-07 1990-03-12 Nec Corp 基板の接続構造および接続方法
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
CA2083072C (en) 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
JPH07193294A (ja) 1993-11-01 1995-07-28 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
DE4433330C2 (de) 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
JP3979687B2 (ja) 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
US6221753B1 (en) 1997-01-24 2001-04-24 Micron Technology, Inc. Flip chip technique for chip assembly
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
JP2000100679A (ja) * 1998-09-22 2000-04-07 Canon Inc 薄片化による基板間微小領域固相接合法及び素子構造
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
JP2001148436A (ja) 1999-11-22 2001-05-29 Ngk Spark Plug Co Ltd セラミックパッケージ及びセラミックパッケージの製造方法
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP4322402B2 (ja) 2000-06-22 2009-09-02 大日本印刷株式会社 プリント配線基板及びその製造方法
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6423640B1 (en) 2000-08-09 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Headless CMP process for oxide planarization
JP2002353416A (ja) 2001-05-25 2002-12-06 Sony Corp 半導体記憶装置およびその製造方法
US20020179921A1 (en) 2001-06-02 2002-12-05 Cohn Michael B. Compliant hermetic package
US6818464B2 (en) 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
JP2003204074A (ja) 2001-10-29 2003-07-18 Sharp Corp 太陽電池用封止膜、およびこれを用いた太陽電池パネルの製造方法
US20030113947A1 (en) * 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6876062B2 (en) 2002-06-27 2005-04-05 Taiwan Semiconductor Manufacturing Co., Ltd Seal ring and die corner stress relief pattern design to protect against moisture and metallic impurities
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
JP4083502B2 (ja) 2002-08-19 2008-04-30 株式会社フジミインコーポレーテッド 研磨方法及びそれに用いられる研磨用組成物
US6822326B2 (en) 2002-09-25 2004-11-23 Ziptronix Wafer bonding hermetic encapsulation
US7023093B2 (en) 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6908027B2 (en) 2003-03-31 2005-06-21 Intel Corporation Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
TWI275168B (en) 2003-06-06 2007-03-01 Sanyo Electric Co Semiconductor device and method for making the same
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US7165896B2 (en) 2004-02-12 2007-01-23 Hymite A/S Light transmitting modules with optical power monitoring
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
US7183622B2 (en) * 2004-06-30 2007-02-27 Intel Corporation Module integrating MEMS and passive components
US20060057945A1 (en) 2004-09-16 2006-03-16 Chia-Lin Hsu Chemical mechanical polishing process
US20060076634A1 (en) 2004-09-27 2006-04-13 Lauren Palmateer Method and system for packaging MEMS devices with incorporated getter
EP1861333B1 (en) 2004-11-04 2018-12-26 Microchips Biotech, Inc. Compression and cold weld sealing methods and devices
US7358106B2 (en) 2005-03-03 2008-04-15 Stellar Micro Devices Hermetic MEMS package and method of manufacture
GB0505680D0 (en) 2005-03-22 2005-04-27 Cambridge Display Tech Ltd Apparatus and method for increased device lifetime in an organic electro-luminescent device
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7582969B2 (en) 2005-08-26 2009-09-01 Innovative Micro Technology Hermetic interconnect structure and method of manufacture
US20070045795A1 (en) 2005-08-31 2007-03-01 Mcbean Ronald V MEMS package and method of forming the same
US7193423B1 (en) 2005-12-12 2007-03-20 International Business Machines Corporation Wafer-to-wafer alignments
TWI299552B (en) 2006-03-24 2008-08-01 Advanced Semiconductor Eng Package structure
US7972683B2 (en) 2006-03-28 2011-07-05 Innovative Micro Technology Wafer bonding material with embedded conductive particles
DE102006016260B4 (de) 2006-04-06 2024-07-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vielfach-Bauelement mit mehreren aktive Strukturen enthaltenden Bauteilen (MEMS) zum späteren Vereinzeln, flächiges Substrat oder flächig ausgebildete Kappenstruktur, in der Mikrosystemtechnik einsetzbares Bauteil mit aktiven Strukturen, Einzelsubstrat oder Kappenstruktur mit aktiven Strukturen und Verfahren zum Herstellen eines Vielfach-Bauelements
US7462931B2 (en) 2006-05-15 2008-12-09 Innovative Micro Technology Indented structure for encapsulated devices and method of manufacture
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US20080124835A1 (en) 2006-11-03 2008-05-29 International Business Machines Corporation Hermetic seal and reliable bonding structures for 3d applications
KR100833508B1 (ko) 2006-12-07 2008-05-29 한국전자통신연구원 멤즈 패키지 및 그 방법
US7803693B2 (en) 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
US7737513B2 (en) 2007-05-30 2010-06-15 Tessera, Inc. Chip assembly including package element and integrated circuit chip
US8349635B1 (en) 2008-05-20 2013-01-08 Silicon Laboratories Inc. Encapsulated MEMS device and method to form the same
WO2010013728A1 (ja) 2008-07-31 2010-02-04 日本電気株式会社 半導体装置及びその製造方法
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
KR100945800B1 (ko) 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
US8269671B2 (en) 2009-01-27 2012-09-18 International Business Machines Corporation Simple radio frequency integrated circuit (RFIC) packages with integrated antennas
US8278749B2 (en) 2009-01-30 2012-10-02 Infineon Technologies Ag Integrated antennas in wafer level package
US8476165B2 (en) 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
SE537499C2 (sv) * 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
US20100288525A1 (en) 2009-05-12 2010-11-18 Alcatel-Lucent Usa, Incorporated Electronic package and method of manufacture
EP2259018B1 (en) 2009-05-29 2017-06-28 Infineon Technologies AG Gap control for die or layer bonding using intermediate layers of a micro-electromechanical system
FR2947481B1 (fr) 2009-07-03 2011-08-26 Commissariat Energie Atomique Procede de collage cuivre-cuivre simplifie
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2954585B1 (fr) 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
US8411444B2 (en) 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US8377798B2 (en) 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging
US9386688B2 (en) 2010-11-12 2016-07-05 Freescale Semiconductor, Inc. Integrated antenna package
US8476146B2 (en) 2010-12-03 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a low CTE layer
US8620164B2 (en) 2011-01-20 2013-12-31 Intel Corporation Hybrid III-V silicon laser formed by direct bonding
US8988299B2 (en) 2011-02-17 2015-03-24 International Business Machines Corporation Integrated antenna for RFIC package applications
US8847337B2 (en) 2011-02-25 2014-09-30 Evigia Systems, Inc. Processes and mounting fixtures for fabricating electromechanical devices and devices formed therewith
US8395229B2 (en) 2011-03-11 2013-03-12 Institut National D'optique MEMS-based getter microdevice
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
KR102084337B1 (ko) 2011-05-24 2020-04-23 소니 주식회사 반도체 장치
US9540230B2 (en) 2011-06-27 2017-01-10 Invensense, Inc. Methods for CMOS-MEMS integrated devices with multiple sealed cavities maintained at various pressures
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
US8697493B2 (en) 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US8441131B2 (en) 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
CN103377911B (zh) 2012-04-16 2016-09-21 中国科学院微电子研究所 提高化学机械平坦化工艺均匀性的方法
DE102012206732A1 (de) 2012-04-24 2013-10-24 Robert Bosch Gmbh Verfahren zum Herstellen eines hybrid integrierten Bauteils
EP3225604B1 (en) 2012-05-18 2019-03-13 Panasonic Intellectual Property Management Co., Ltd. Production method of multiple panes
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US8530997B1 (en) 2012-07-31 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Double seal ring
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
DE102012224310A1 (de) 2012-12-21 2014-06-26 Tesa Se Gettermaterial enthaltendes Klebeband
US20140175655A1 (en) 2012-12-22 2014-06-26 Industrial Technology Research Institute Chip bonding structure and manufacturing method thereof
US8916448B2 (en) 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US9287188B2 (en) 2013-02-05 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a seal ring structure
TWI518991B (zh) 2013-02-08 2016-01-21 Sj Antenna Design Integrated antenna and integrated circuit components of the shielding module
US20140225206A1 (en) 2013-02-11 2014-08-14 Yizhen Lin Pressure level adjustment in a cavity of a semiconductor die
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
EP2813456B1 (en) * 2013-06-11 2017-01-11 Rigas Tehniska universitate Cable braking and backward tension device
EP2813465B1 (en) 2013-06-12 2020-01-15 Tronic's Microsystems MEMS device with getter layer
US10273147B2 (en) 2013-07-08 2019-04-30 Motion Engine Inc. MEMS components and method of wafer-level manufacturing thereof
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9723716B2 (en) 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
US9035451B2 (en) 2013-09-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer level sealing methods with different vacuum levels for MEMS sensors
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9878901B2 (en) 2014-04-04 2018-01-30 Analog Devices, Inc. Fabrication of tungsten MEMS structures
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
FR3023974B1 (fr) 2014-07-18 2016-07-22 Ulis Procede de fabrication d'un dispositif comprenant un boitier hermetique sous vide et un getter
US9620464B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
JP6313165B2 (ja) * 2014-08-29 2018-04-18 日東電工株式会社 熱硬化性の封止用樹脂シート、セパレータ付き封止用シート、半導体装置、及び、半導体装置の製造方法
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US9394161B2 (en) 2014-11-14 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS and CMOS integration with low-temperature bonding
US9331043B1 (en) 2015-01-30 2016-05-03 Invensas Corporation Localized sealing of interconnect structures in small gaps
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9656852B2 (en) 2015-07-06 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. CMOS-MEMS device structure, bonding mesa structure and associated method
US10075657B2 (en) 2015-07-21 2018-09-11 Fermi Research Alliance, Llc Edgeless large area camera system
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
WO2017100256A1 (en) 2015-12-08 2017-06-15 Skyworks Solutions, Inc. Transient liquid phase material bonding and sealing structures and methods of forming same
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9881882B2 (en) 2016-01-06 2018-01-30 Mediatek Inc. Semiconductor package with three-dimensional antenna
US9923011B2 (en) 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10636767B2 (en) 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102505856B1 (ko) 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US10062656B2 (en) 2016-08-15 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Composite bond structure in stacked semiconductor structure
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
EP3563411B1 (en) 2016-12-28 2021-04-14 Invensas Bonding Technologies, Inc. Method of processing a substrate on a temporary substrate
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
TWI782939B (zh) 2016-12-29 2022-11-11 美商英帆薩斯邦德科技有限公司 具有整合式被動構件的接合結構
US20180190583A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
EP3580166A4 (en) * 2017-02-09 2020-09-02 Invensas Bonding Technologies, Inc. RELATED STRUCTURES
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10580823B2 (en) 2017-05-03 2020-03-03 United Microelectronics Corp. Wafer level packaging method
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11251157B2 (en) 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
US10312201B1 (en) 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11398258B2 (en) 2018-04-30 2022-07-26 Invensas Llc Multi-die module with low power operation
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112517A (ja) * 1996-10-03 1998-04-28 Ngk Spark Plug Co Ltd 電子部品収納用パッケージ
US20040259325A1 (en) * 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
US20160002029A1 (en) * 2005-03-18 2016-01-07 Invensense, Inc. Method of fabrication of ai/ge bonding in a wafer packaging environment and a product produced therefrom
JP2008130915A (ja) * 2006-11-22 2008-06-05 Murata Mfg Co Ltd 部品内蔵基板
JP2009238905A (ja) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
US20130187245A1 (en) * 2012-01-19 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electro mechanical system structures
WO2014074403A1 (en) * 2012-11-12 2014-05-15 Memsic, Inc. Monolithic sensor package
JP2015100866A (ja) * 2013-11-22 2015-06-04 三菱電機株式会社 ロボットシミュレーション装置、プログラム、記録媒体及び方法
JP2015100886A (ja) * 2013-11-26 2015-06-04 セイコーエプソン株式会社 電子デバイスおよび電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150004A (ja) * 2019-03-11 2020-09-17 セイコーインスツル株式会社 パッケージ及びパッケージの製造方法
JP7233982B2 (ja) 2019-03-11 2023-03-07 セイコーインスツル株式会社 パッケージ及びパッケージの製造方法
JP2021064764A (ja) * 2019-10-17 2021-04-22 日本電気硝子株式会社 光学用窓材、光学用窓材の製造方法、光学部材、及び光学部材の製造方法

Also Published As

Publication number Publication date
TW201840461A (zh) 2018-11-16
EP3580166A1 (en) 2019-12-18
US10522499B2 (en) 2019-12-31
US20200144217A1 (en) 2020-05-07
WO2018147940A1 (en) 2018-08-16
JP7030825B2 (ja) 2022-03-07
US20180226375A1 (en) 2018-08-09
TWI738947B (zh) 2021-09-11
US10879210B2 (en) 2020-12-29
EP3580166A4 (en) 2020-09-02

Similar Documents

Publication Publication Date Title
US10879210B2 (en) Bonded structures
US10879207B2 (en) Bonded structures
TWI826009B (zh) 用於接合元件的結構
US8592310B2 (en) Methods of manufacturing a semiconductor device
US9779992B2 (en) Semiconductor device and method of manufacturing the same
US8981532B2 (en) Semiconductor device and manufacturing method thereof
US20170186704A1 (en) Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region
JP5497756B2 (ja) 半導体素子の製造方法および半導体素子
JP2009016542A (ja) 半導体装置
TWI705527B (zh) 形成積體電路結構之方法、積體電路裝置、和積體電路結構
JP6473897B2 (ja) 半導体デバイスの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201028

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201028

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20201028

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20201202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220222

R150 Certificate of patent or registration of utility model

Ref document number: 7030825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350