JP2009081385A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート−ドレイン間容量を小さくしてスイッチング特性を向上できる半導体装置を提供する。
【解決手段】トレンチ６、７側壁に形成したゲート電極１０とトレンチ６、７内のドレインプラグ１５間に、低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Ｌｏｗ−ｋ膜１２はＳｉＯＣ膜、又はＮＣＳ膜である。Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
【選択図】図１
【解決手段】トレンチ６、７側壁に形成したゲート電極１０とトレンチ６、７内のドレインプラグ１５間に、低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Ｌｏｗ−ｋ膜１２はＳｉＯＣ膜、又はＮＣＳ膜である。Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
【選択図】図１
Description
この発明は、トレンチ横型パワーＭＯＳＦＥＴなどの半導体装置に関し、例えば低オン抵抗、高耐圧および高速スイッチングを必要とする電源用ＩＣやモーター駆動用ＩＣなどのパワーＩＣを構成するトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置に関する。
電源ＩＣに内蔵されるパワーＭＯＳＦＥＴは、一般的に、低オン抵抗・高速スイッチングが要求される。さらに、入出力電圧が高い場合は、それに応じて高耐圧も要求される。
ここで、高耐圧・低オン抵抗を実現できるパワーＭＯＳＦＥＴとしてトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ ： Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）がある。
図７は、従来のＴＬＰＭ／Ｄの要部断面図である。このＴＬＰＭ／Ｄはドレインがトレンチ底部に形成されるタイプである。この図はハーフセルの断面を示している。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成し、ｎドレイン領域３の表面層にｐベース領域４を形成する。ｐベース領域４を貫通してｎドレイン領域３に達する第１のトレンチ６を形成し、第１のトレンチ６の底部のｎドレイン領域３に第２のトレンチ７を形成する。第２のトレンチ７の側壁と底面に選択酸化膜であるＬＯＣＯＳ９を形成し、第１のトレンチ６の側壁にゲート酸化膜８を形成する。ゲート酸化膜８とＬＯＣＯＳ９に接してゲート電極１０を形成する。ｐベース領域４の表面層に第１のトレンチ６の側壁に接するようにｎソース領域５を形成し、第１のトレンチ６内と第２のトレンチ７内を層間絶縁膜２０で充填し、ｎソース領域５上をこの層間絶縁膜２０で被覆する。ｎソース領域５上と第２のトレンチ７の底部のｎドレイン領域３上の層間絶縁膜２０にコンタクトホール１３を開けてソースプラグ１４とドレインプラグ１５をそれぞれ形成し、このソースプラグ１４に接するソース電極１６とドレインプラグ１５に接するドレイン電極１７をそれぞれ形成する。
ここで、高耐圧・低オン抵抗を実現できるパワーＭＯＳＦＥＴとしてトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ ： Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）がある。
図７は、従来のＴＬＰＭ／Ｄの要部断面図である。このＴＬＰＭ／Ｄはドレインがトレンチ底部に形成されるタイプである。この図はハーフセルの断面を示している。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成し、ｎドレイン領域３の表面層にｐベース領域４を形成する。ｐベース領域４を貫通してｎドレイン領域３に達する第１のトレンチ６を形成し、第１のトレンチ６の底部のｎドレイン領域３に第２のトレンチ７を形成する。第２のトレンチ７の側壁と底面に選択酸化膜であるＬＯＣＯＳ９を形成し、第１のトレンチ６の側壁にゲート酸化膜８を形成する。ゲート酸化膜８とＬＯＣＯＳ９に接してゲート電極１０を形成する。ｐベース領域４の表面層に第１のトレンチ６の側壁に接するようにｎソース領域５を形成し、第１のトレンチ６内と第２のトレンチ７内を層間絶縁膜２０で充填し、ｎソース領域５上をこの層間絶縁膜２０で被覆する。ｎソース領域５上と第２のトレンチ７の底部のｎドレイン領域３上の層間絶縁膜２０にコンタクトホール１３を開けてソースプラグ１４とドレインプラグ１５をそれぞれ形成し、このソースプラグ１４に接するソース電極１６とドレインプラグ１５に接するドレイン電極１７をそれぞれ形成する。
第２のトレンチ７の下部に形成したＬＯＣＯＳ９上にゲート電極１０を形成することで、ゲート電極１０はフィールドプレートとなり耐圧をあげることができる。
また、ｎドレイン領域３と接する第２のトレンチ７の底部をＬＯＣＯＳ９のように厚い酸化膜で被覆することで、ゲート−ドレイン間の容量を低減している。
例えば、耐圧クラス４０ＶのＴＬＰＭでは、第１のトレンチ６の深さは０．７μｍ、第２のトレンチの深さ（ＬＯＣＯＳの下端までの深さ）は２．０μｍ程度である。更に、ゲート酸化膜８の膜厚を０．０１７μｍ、ゲート電極１０−第２のトレンチ７のドレインプラグ１５間隔を０．２μｍ、ゲート電極１０−第１のトレンチ６のドレインプラグ１５間隔を０．４μｍ、ｎドレイン領域３とゲート酸化膜８のオーバーラップを０．１μｍ、とした場合、図７で示すＣ１〜Ｃ４の各容量はそれぞれ以下のようになる。尚、前記の寸法は後述する図１を参照されたい。
Ｃ１＝ε０×εｏｘ×Ｓ／ｄ＝ε×０．１／０．０１７＝５．９ε
Ｃ２＝ε０×εｏｘ×Ｓ／ｄ＝ε×１．６／０．４＝４．０ε
Ｃ３＝ε０×εｏｘ×Ｓ／ｄ＝ε×１．６／０．２＝８．０ε
Ｃ４＝ε０×εｏｘ×Ｓ／ｄ＝ε×０．７／０．４＝１．８ε
ε＝ε０×εｏｘ
但し、εは誘電率、ε０は真空の誘電率、εｏｘは酸化膜の比誘電率
各Ｃは並列接続なので、ゲート−ドレイン間の容量Ｃｇｄは、
Ｃｇｄ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４ ＝（５．９＋４．０＋８．０＋１．８ ）×ε＝１８．９ε
となる。
また、ｎドレイン領域３と接する第２のトレンチ７の底部をＬＯＣＯＳ９のように厚い酸化膜で被覆することで、ゲート−ドレイン間の容量を低減している。
例えば、耐圧クラス４０ＶのＴＬＰＭでは、第１のトレンチ６の深さは０．７μｍ、第２のトレンチの深さ（ＬＯＣＯＳの下端までの深さ）は２．０μｍ程度である。更に、ゲート酸化膜８の膜厚を０．０１７μｍ、ゲート電極１０−第２のトレンチ７のドレインプラグ１５間隔を０．２μｍ、ゲート電極１０−第１のトレンチ６のドレインプラグ１５間隔を０．４μｍ、ｎドレイン領域３とゲート酸化膜８のオーバーラップを０．１μｍ、とした場合、図７で示すＣ１〜Ｃ４の各容量はそれぞれ以下のようになる。尚、前記の寸法は後述する図１を参照されたい。
Ｃ１＝ε０×εｏｘ×Ｓ／ｄ＝ε×０．１／０．０１７＝５．９ε
Ｃ２＝ε０×εｏｘ×Ｓ／ｄ＝ε×１．６／０．４＝４．０ε
Ｃ３＝ε０×εｏｘ×Ｓ／ｄ＝ε×１．６／０．２＝８．０ε
Ｃ４＝ε０×εｏｘ×Ｓ／ｄ＝ε×０．７／０．４＝１．８ε
ε＝ε０×εｏｘ
但し、εは誘電率、ε０は真空の誘電率、εｏｘは酸化膜の比誘電率
各Ｃは並列接続なので、ゲート−ドレイン間の容量Ｃｇｄは、
Ｃｇｄ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４ ＝（５．９＋４．０＋８．０＋１．８ ）×ε＝１８．９ε
となる。
このＴＬＰＭ／Ｄは、図７に示すように、トレンチ６、７の側壁にゲート電極１０およびドレイン領域３を形成することでデバイスピッチを最小にし、高耐圧を維持しつつ面積あたりのオン抵抗を低減できるものである。
また、微細化が進むと、配線間隔が狭くなるため、配線間容量が大きくなり、配線遅延により動作速度が遅くなってしまう。そこで、配線同士を絶縁する層間絶縁膜として酸化膜より誘電率の低い低誘電率層間絶縁膜（ｌｏｗ−ｋ膜と呼ばれている）が使われるようになってきている。
また、特許文献１には、集積回路の配線間や配線と回路素子間の寄生容量（寄生キャパシタンス）を低減することを目的に低誘電率層間絶縁膜を用いることが開示されている。
また、特許文献２には、前記した図４の構造が開示されている。
また、特許文献３には、ＴＬＰＭでトレンチ内にフィールドプレート酸化膜（図４のＬＯＣＯＳ９）を形成して信頼性を高め、デバイスピッチを小さくすることが開示されている。
特開２００３−５１０７９５号公報
特開２００２−１８４９８０号公報
特開２００６−２１６８６３号公報
また、微細化が進むと、配線間隔が狭くなるため、配線間容量が大きくなり、配線遅延により動作速度が遅くなってしまう。そこで、配線同士を絶縁する層間絶縁膜として酸化膜より誘電率の低い低誘電率層間絶縁膜（ｌｏｗ−ｋ膜と呼ばれている）が使われるようになってきている。
また、特許文献１には、集積回路の配線間や配線と回路素子間の寄生容量（寄生キャパシタンス）を低減することを目的に低誘電率層間絶縁膜を用いることが開示されている。
また、特許文献２には、前記した図４の構造が開示されている。
また、特許文献３には、ＴＬＰＭでトレンチ内にフィールドプレート酸化膜（図４のＬＯＣＯＳ９）を形成して信頼性を高め、デバイスピッチを小さくすることが開示されている。
図４の従来のＴＬＰＭ／Ｄにおいて、前記したように、トレンチ６、７の側壁にゲート電極１０とｎドレイン領域３を形成することで、デバイスピッチを縮小し、オン抵抗を低減できる。トレンチ７下部の側壁と底面にＬＯＣＯＳ９を介して形成してあるゲート電極１０がフィールドプレートとの働きをして電界を緩和し、耐圧を上げている。
また、このＬＯＣＯＳ９の膜厚は厚いため、この箇所ではゲート容量を構成するゲート−ドレイン間の容量（Ｃ１＋Ｃ２）はＬＯＣＯＳ９がない場合に比べて小さい。
しかし、トレンチ７底面と接する長いドレインプラグ１５とゲート電極１０は、層間絶縁膜２０を介してトレンチの深さ方向に並行して形成されており、互いが対向する面積が広くなるために、この箇所ではゲート容量を構成するゲート−ドレイン間の容量（Ｃ３＋Ｃ４）は大きくなる。そのため、図７の構造ではスイッチング特性を低下させていた。
また、前記の特許文献１〜３では、ＴＬＰＭのゲート容量を構成するゲートードレイン間の容量を低減する方法については言及されていない。
この発明の目的は、前記の課題を解決して、ゲート容量を小さくしてスイッチング特性を向上できる半導体装置を提供することである。
また、このＬＯＣＯＳ９の膜厚は厚いため、この箇所ではゲート容量を構成するゲート−ドレイン間の容量（Ｃ１＋Ｃ２）はＬＯＣＯＳ９がない場合に比べて小さい。
しかし、トレンチ７底面と接する長いドレインプラグ１５とゲート電極１０は、層間絶縁膜２０を介してトレンチの深さ方向に並行して形成されており、互いが対向する面積が広くなるために、この箇所ではゲート容量を構成するゲート−ドレイン間の容量（Ｃ３＋Ｃ４）は大きくなる。そのため、図７の構造ではスイッチング特性を低下させていた。
また、前記の特許文献１〜３では、ＴＬＰＭのゲート容量を構成するゲートードレイン間の容量を低減する方法については言及されていない。
この発明の目的は、前記の課題を解決して、ゲート容量を小さくしてスイッチング特性を向上できる半導体装置を提供することである。
前記の目的を達成するために、第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの側壁と接して形成される第２導電型のベース領域と、該ベース領域の表面層で前記トレンチの側壁と接して形成される第１導電型のソース領域と、該ソース領域と前記ドレイン領域に挟まれた前記ベース領域が接するトレンチの側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ドレイン領域と接して前記トレンチ内に形成されるドレインプラグとを有する半導体装置において、前記ゲート電極と前記ドレインプラグとの間に前記ゲート電極と接する絶縁膜と、該絶縁膜と前記ドレインプラグとに接し前記絶縁膜より誘電率が低い低誘電率層間絶縁膜とを有する構成とする。
また、前記トレンチの下部の側壁と底面に選択酸化膜を形成するとよい。
また、第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成される第１のトレンチと、該第１のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第２のトレンチと、前記第２のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第２導電型のベース領域と、前記第２のトレンチ底部の前記ベース領域に形成される第１導電型のソース領域と、前記第１のトレンチと前記第２のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第１のトレンチおよび前記第２のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記トレンチ内に形成されるソースプラグとを有する半導体装置において、前記ゲート電極と前記第１のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第１の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第２の低誘電率層間絶縁膜を有する構成とする。
また、前記トレンチの下部の側壁と底面に選択酸化膜を形成するとよい。
また、第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成される第１のトレンチと、該第１のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第２のトレンチと、前記第２のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第２導電型のベース領域と、前記第２のトレンチ底部の前記ベース領域に形成される第１導電型のソース領域と、前記第１のトレンチと前記第２のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第１のトレンチおよび前記第２のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記トレンチ内に形成されるソースプラグとを有する半導体装置において、前記ゲート電極と前記第１のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第１の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第２の低誘電率層間絶縁膜を有する構成とする。
また、前記第１の低誘電率層間絶縁膜と前記第２の低誘電率層間絶縁膜を同一材質の絶縁膜とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
また、第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第２導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第１導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第１導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有する構成とする。
また、前記ゲート絶縁膜がゲート酸化膜であり、前記絶縁膜が酸化膜であるとよい。
また、前記低誘電率層間絶縁膜が、ＣＶＤ法で形成するブラックダイアモンド（Ｂｌａｃｋ Ｄｉａｍｏｎｄ）膜、酸化膜（ＳｉＯ2）にカーボンをドープしたエスアイオーシー（ＳｉＯＣ）膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ（Ｎａｎｏ Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）膜であるとよい。
また、第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第２導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第１導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第１導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有する構成とする。
また、前記ゲート絶縁膜がゲート酸化膜であり、前記絶縁膜が酸化膜であるとよい。
また、前記低誘電率層間絶縁膜が、ＣＶＤ法で形成するブラックダイアモンド（Ｂｌａｃｋ Ｄｉａｍｏｎｄ）膜、酸化膜（ＳｉＯ2）にカーボンをドープしたエスアイオーシー（ＳｉＯＣ）膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ（Ｎａｎｏ Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）膜であるとよい。
この発明によれば、トレンチ側壁に形成したゲート電極とトレンチ内に形成した長いドレイン（ソース）プラグ間に、低誘電率層間絶縁膜であるＬｏｗ−ｋ膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、ゲート電極とトレンチ側壁の間に、Ｌｏｗ−ｋ膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
また、ゲート電極とトレンチ側壁の間に、Ｌｏｗ−ｋ膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
発明の実施の形態を以下の実施例で説明する。従来構造と同一な部位には同一の符号を付した。以下の説明では、第１導電型をｎ型（図の説明では単にｎとした）、第２導電型をｐ型（図の説明では単にｐとじた）としたが、逆にしても構わない。
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ／Ｄ）であり、ドレインがトレンチ底部に形成されたハイサイドＮｃｈ（ｎチャネル）タイプである。この図はハーフセルの断面を示している。
従来との違いは、図７の層間絶縁膜２０を酸化膜１１とＬｏｗ−ｋ膜１２（低誘電率層間絶縁膜）で置き代えた点である。尚、図１では長さの単位であるμｍを便宜上ｕｍで表した。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成し、ｎドレイン領域３の表面層にｐベース領域４を形成する。ｐベース領域４を貫通してｎドレイン領域３に達する第１のトレンチ６を形成し、第１のトレンチ６の側壁にマスクを形成し、第１のトレンチ６の底部のｎドレイン領域３に第１のトレンチ６より幅の狭い第２のトレンチ７を形成する。第２のトレンチ７の側壁と底面に選択酸化膜であるＬＯＣＯＳ９を形成し、第１のトレンチ６の側壁にゲート酸化膜８を形成する。ゲート酸化膜８を酸化膜でなく窒化膜など高誘電率絶縁膜（ｈｉｇｈ−ｋ膜と呼ばれている）を使用してもよい。ｈｉｇｈ−ｋ膜と酸化膜との積層膜としてもよい。ゲート酸化膜８とＬＯＣＯＳ９に接してポリシリコンでゲート電極１０を形成する。ゲート電極１０は段差部を有する。ｐベース領域４の表面層に第１のトレンチ６の側壁に接するようにｎソース領域５を形成する。ｎソース領域５上（表面）とゲート電極８上に厚い酸化膜１１を形成する。第１のトレンチ６と第２のトレンチ７内を酸化膜１１を介して低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２で充填し、ｎソース領域５上（表面）を酸化膜１１を介してＬｏｗ−ｋ膜１２で被覆する。ｎソース領域５上と第２のトレンチ７の底部のｎドレイン領域３上の酸化膜１１とＬｏｗ−ｋ膜１２にコンタクトホール１３を開けてタングステンでソースプラグ１４とドレインプラグ１５をそれぞれ形成し、このソースプラグ１４に接する金属電極であるソース電極１６とドレインプラグ１５に接する金属電極であるドレイン電極１７をそれぞれ形成する。
従来との違いは、図７の層間絶縁膜２０を酸化膜１１とＬｏｗ−ｋ膜１２（低誘電率層間絶縁膜）で置き代えた点である。尚、図１では長さの単位であるμｍを便宜上ｕｍで表した。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成し、ｎドレイン領域３の表面層にｐベース領域４を形成する。ｐベース領域４を貫通してｎドレイン領域３に達する第１のトレンチ６を形成し、第１のトレンチ６の側壁にマスクを形成し、第１のトレンチ６の底部のｎドレイン領域３に第１のトレンチ６より幅の狭い第２のトレンチ７を形成する。第２のトレンチ７の側壁と底面に選択酸化膜であるＬＯＣＯＳ９を形成し、第１のトレンチ６の側壁にゲート酸化膜８を形成する。ゲート酸化膜８を酸化膜でなく窒化膜など高誘電率絶縁膜（ｈｉｇｈ−ｋ膜と呼ばれている）を使用してもよい。ｈｉｇｈ−ｋ膜と酸化膜との積層膜としてもよい。ゲート酸化膜８とＬＯＣＯＳ９に接してポリシリコンでゲート電極１０を形成する。ゲート電極１０は段差部を有する。ｐベース領域４の表面層に第１のトレンチ６の側壁に接するようにｎソース領域５を形成する。ｎソース領域５上（表面）とゲート電極８上に厚い酸化膜１１を形成する。第１のトレンチ６と第２のトレンチ７内を酸化膜１１を介して低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２で充填し、ｎソース領域５上（表面）を酸化膜１１を介してＬｏｗ−ｋ膜１２で被覆する。ｎソース領域５上と第２のトレンチ７の底部のｎドレイン領域３上の酸化膜１１とＬｏｗ−ｋ膜１２にコンタクトホール１３を開けてタングステンでソースプラグ１４とドレインプラグ１５をそれぞれ形成し、このソースプラグ１４に接する金属電極であるソース電極１６とドレインプラグ１５に接する金属電極であるドレイン電極１７をそれぞれ形成する。
尚、前記のｎドレイン領域３はｎドレインドリフト領域となる領域であり、ドレインプラグ１５との良好なオーミック接触を得るためにドレインプラグと接続する箇所にｎ型の高濃度領域を形成するとよい。
前記のＬｏｗ−ｋ膜１２としては、例えば、ＣＶＤ法で形成するＡＭＡＴ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ膜やＳｉＯ２にカーボンをドープしたＳｉＯＣ膜や、塗布法で形成するＮＣＳ（Ｎａｎｏ Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）膜などがある。
前記したように、第２のトレンチ７の下部にＬＯＣＯＳ９を形成し、このＬＯＣＯＳ９上にゲート電極１０を形成することで、ゲート電極１０はフィールドプレートとなり耐圧をあげることができる。
例えば、耐圧クラス４０ＶのＴＬＰＭ／Ｄでは、図１に示すように、第１のトレンチ６の深さは０．７μｍ、第２のトレンチ７の深さ（ＬＯＣＯＳの下端）は２．０μｍ程度である。更に、ゲート酸化膜８を０．０１７μｍ、ゲート電極１０の段差部より下部とドレインプラグ１５の間隔を０．２μｍ、ゲート電極１０の段差部より上部とドレインプラグ１５の間隔を０．４μｍ、ｎドレイン領域３とゲート酸化膜８のオーバーラップを０．１μｍ、として、ゲート電極１０とドレイン電極の間に０．０３５μｍの膜厚の酸化膜１１（ＳｉＯ2：比誘電率３．９）と０．１６５μｍの膜厚のＬｏｗ−ｋ膜１２（比誘電率２．０）を入れると、図７のＣ３、Ｃ４相当する値は以下のようになる。但し、Ｃ３１、Ｃ４１はＳｉＯ2の容量、Ｃ３２、Ｃ４２はＬｏｗ−ｋ膜の容量である。ここでは図７のＣ１、Ｃ２、Ｃ３およびＣ４の記号をそのまま使用する。
前記のＬｏｗ−ｋ膜１２としては、例えば、ＣＶＤ法で形成するＡＭＡＴ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ膜やＳｉＯ２にカーボンをドープしたＳｉＯＣ膜や、塗布法で形成するＮＣＳ（Ｎａｎｏ Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）膜などがある。
前記したように、第２のトレンチ７の下部にＬＯＣＯＳ９を形成し、このＬＯＣＯＳ９上にゲート電極１０を形成することで、ゲート電極１０はフィールドプレートとなり耐圧をあげることができる。
例えば、耐圧クラス４０ＶのＴＬＰＭ／Ｄでは、図１に示すように、第１のトレンチ６の深さは０．７μｍ、第２のトレンチ７の深さ（ＬＯＣＯＳの下端）は２．０μｍ程度である。更に、ゲート酸化膜８を０．０１７μｍ、ゲート電極１０の段差部より下部とドレインプラグ１５の間隔を０．２μｍ、ゲート電極１０の段差部より上部とドレインプラグ１５の間隔を０．４μｍ、ｎドレイン領域３とゲート酸化膜８のオーバーラップを０．１μｍ、として、ゲート電極１０とドレイン電極の間に０．０３５μｍの膜厚の酸化膜１１（ＳｉＯ2：比誘電率３．９）と０．１６５μｍの膜厚のＬｏｗ−ｋ膜１２（比誘電率２．０）を入れると、図７のＣ３、Ｃ４相当する値は以下のようになる。但し、Ｃ３１、Ｃ４１はＳｉＯ2の容量、Ｃ３２、Ｃ４２はＬｏｗ−ｋ膜の容量である。ここでは図７のＣ１、Ｃ２、Ｃ３およびＣ４の記号をそのまま使用する。
１／Ｃ３＝１／Ｃ３１＋１／Ｃ３２＝１／（ε×１．６／０．０３５）＋１／（２／３．９×ε×１．６／０．１６５）
Ｃ３＝４．４８ε
１／Ｃ４＝１／Ｃ４１＋１／Ｃ４２＝１／（ε×０．７／０．０３５）＋１／（２／３．９×ε×０．７／０．３６５）
Ｃ４＝０．９３ε
また、Ｃ１とＣ２の値は図７の場合と同じである。
Ｃｇｄ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＝（５．９＋４．０＋４．４８＋０．９３）×ε＝１５．３ε
従来構造の場合はＣｇｄ＝１８．９εであるので、本発明の場合のＣｇｄ／従来構造の場合のＣｇｄ＝１５．３ε／１８．９ε＝０．８
つまり、従来構造と比べて、２０％程度ゲート−ドレイン間の容量を低減できる。ゲート容量を構成するゲート−ドレイン間の容量が低減されることで動作速度を速くできて、スイッチング特性を向上できる。
また、酸化膜１１とＬｏｗ−ｋ膜１２の多層膜を、Ｌｏｗ−ｋ膜１２のみの単層膜とするとさらにゲート−ドレイン間の容量を低減できるが、Ｌｏｗ−ｋ膜１２は多孔質であるため、Ｓｉ基板に直接堆積（接触）させると信頼性が低下する。
Ｃ３＝４．４８ε
１／Ｃ４＝１／Ｃ４１＋１／Ｃ４２＝１／（ε×０．７／０．０３５）＋１／（２／３．９×ε×０．７／０．３６５）
Ｃ４＝０．９３ε
また、Ｃ１とＣ２の値は図７の場合と同じである。
Ｃｇｄ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＝（５．９＋４．０＋４．４８＋０．９３）×ε＝１５．３ε
従来構造の場合はＣｇｄ＝１８．９εであるので、本発明の場合のＣｇｄ／従来構造の場合のＣｇｄ＝１５．３ε／１８．９ε＝０．８
つまり、従来構造と比べて、２０％程度ゲート−ドレイン間の容量を低減できる。ゲート容量を構成するゲート−ドレイン間の容量が低減されることで動作速度を速くできて、スイッチング特性を向上できる。
また、酸化膜１１とＬｏｗ−ｋ膜１２の多層膜を、Ｌｏｗ−ｋ膜１２のみの単層膜とするとさらにゲート−ドレイン間の容量を低減できるが、Ｌｏｗ−ｋ膜１２は多孔質であるため、Ｓｉ基板に直接堆積（接触）させると信頼性が低下する。
また、酸化膜１１を例えば窒化膜などの絶縁膜とＬｏｗ−ｋ膜の多層膜とした場合にもゲート−ドレイン間の容量を低減することができる。
また、第２のトレンチ７の底部にＬＯＣＯＳ９が形成されているので、この箇所でのゲート−ドレイン間の容量を小さくすることができる。
また、前記したようにＬｏｗ−ｋ膜１２は多孔質であるため、Ｓｉ基板に直接堆積させると信頼性が悪化するので、Ｓｉ基板（ｎソース領域５の表面）と直接接触する部分は酸化膜１１とし、更にＬｏｗ−ｋ膜１２を堆積させる多層構造とすることで、信頼性とスイッチング特性の改善を両立させることが可能となる。
尚、素子耐圧が低い場合などでは、必ずしもＬＯＣＯＳ９を形成する必要はない。また、ここでは２段のトレンチを例として挙げたが１段のトレンチの場合でもＬｏｗ−ｋ膜１２を適用することでゲート−ドレイン間の容量を低減することができる。
図２は、図１の半導体装置のＬｏｗ−ｋ膜形成後の製造工程について示した図である。
第１のトレンチ６と第２のトレンチ７内を酸化膜１１を介して低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２で充填し、ｎソース領域５上（表面）を酸化膜１１を介してＬｏｗ−ｋ膜１２で被覆する（図２（ａ））。
また、第２のトレンチ７の底部にＬＯＣＯＳ９が形成されているので、この箇所でのゲート−ドレイン間の容量を小さくすることができる。
また、前記したようにＬｏｗ−ｋ膜１２は多孔質であるため、Ｓｉ基板に直接堆積させると信頼性が悪化するので、Ｓｉ基板（ｎソース領域５の表面）と直接接触する部分は酸化膜１１とし、更にＬｏｗ−ｋ膜１２を堆積させる多層構造とすることで、信頼性とスイッチング特性の改善を両立させることが可能となる。
尚、素子耐圧が低い場合などでは、必ずしもＬＯＣＯＳ９を形成する必要はない。また、ここでは２段のトレンチを例として挙げたが１段のトレンチの場合でもＬｏｗ−ｋ膜１２を適用することでゲート−ドレイン間の容量を低減することができる。
図２は、図１の半導体装置のＬｏｗ−ｋ膜形成後の製造工程について示した図である。
第１のトレンチ６と第２のトレンチ７内を酸化膜１１を介して低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２で充填し、ｎソース領域５上（表面）を酸化膜１１を介してＬｏｗ−ｋ膜１２で被覆する（図２（ａ））。
つぎに、ｎソース領域５上と第２のトレンチ７の底部のｎドレイン領域３上の酸化膜１１とＬｏｗ−ｋ膜１２にコンタクトホール１３を開ける（図２（ｂ））。
つぎに、コンタクトホール１３にタングステンでソースプラグ１４とドレインプラグ１５をそれぞれ形成する（図２（ｃ））。
つぎに、このソースプラグ１４に接する金属電極であるソース電極１６とドレインプラグ１５に接する金属電極であるドレイン電極１７をそれぞれ形成する（図１）。
つぎに、コンタクトホール１３にタングステンでソースプラグ１４とドレインプラグ１５をそれぞれ形成する（図２（ｃ））。
つぎに、このソースプラグ１４に接する金属電極であるソース電極１６とドレインプラグ１５に接する金属電極であるドレイン電極１７をそれぞれ形成する（図１）。
図３は、この発明の第２実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ／Ｓ）であり、ソースがトレンチ底部に形成されるハイサイドのＮｃｈタイプである。この図はハーフセルの断面を示している。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成する。ｎドレイン領域３に第１のトレンチ６を形成し、第１のトレンチ６の側壁にマスクを形成し、第１のトレンチ６の底部にｎウェル領域２に達する第２のトレンチ７を形成する。ｎウェル領域２とｎドレイン領域３に第２のトレンチ７の側壁と底面に接するｐベース領域４を形成する。第１のトレンチ６の側壁と底面に酸化膜２２を形成し、この酸化膜２２と接するＬｏｗ−ｋ膜２３を形成する。このＬｏｗ−ｋ膜２３上と第２のトレンチ７の側壁と底面にゲート酸化膜８を形成する。ゲート酸化膜８と接してゲート電極１０を形成する。ｐベース領域４に第２のトレンチ７の底面と接するｎソース領域５を形成する。ゲート電極１０上とＬｏｗ−ｋ膜２３上とｎドレイン領域３上に厚い酸化膜１１を形成し、この酸化膜１１上をＬｏｗ−ｋ膜１２で被覆し、Ｌｏｗ−ｋ膜１２上に層間絶縁膜２４を形成する。ｎコンタクト領域２１上の酸化膜１１、Ｌｏｗ−ｋ膜１２および層間絶縁膜２４とｎソース領域５上の酸化膜１１と層間絶縁膜２４にそれぞれコンタクトホール１３を形成する。このコンタクトホール１３にソースプラグ１４とドレインプラグ１５をそれぞれ形成し、ソースプラグ１４とドレインプラグ１５に接続するソース電極１６とドレイン電極１７をそれぞれ形成する。尚、Ｌｏｗ−ｋ膜２３とＬｏｗ−ｋ膜１２を同一材質とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成する。ｎドレイン領域３に第１のトレンチ６を形成し、第１のトレンチ６の側壁にマスクを形成し、第１のトレンチ６の底部にｎウェル領域２に達する第２のトレンチ７を形成する。ｎウェル領域２とｎドレイン領域３に第２のトレンチ７の側壁と底面に接するｐベース領域４を形成する。第１のトレンチ６の側壁と底面に酸化膜２２を形成し、この酸化膜２２と接するＬｏｗ−ｋ膜２３を形成する。このＬｏｗ−ｋ膜２３上と第２のトレンチ７の側壁と底面にゲート酸化膜８を形成する。ゲート酸化膜８と接してゲート電極１０を形成する。ｐベース領域４に第２のトレンチ７の底面と接するｎソース領域５を形成する。ゲート電極１０上とＬｏｗ−ｋ膜２３上とｎドレイン領域３上に厚い酸化膜１１を形成し、この酸化膜１１上をＬｏｗ−ｋ膜１２で被覆し、Ｌｏｗ−ｋ膜１２上に層間絶縁膜２４を形成する。ｎコンタクト領域２１上の酸化膜１１、Ｌｏｗ−ｋ膜１２および層間絶縁膜２４とｎソース領域５上の酸化膜１１と層間絶縁膜２４にそれぞれコンタクトホール１３を形成する。このコンタクトホール１３にソースプラグ１４とドレインプラグ１５をそれぞれ形成し、ソースプラグ１４とドレインプラグ１５に接続するソース電極１６とドレイン電極１７をそれぞれ形成する。尚、Ｌｏｗ−ｋ膜２３とＬｏｗ−ｋ膜１２を同一材質とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
第１のトレンチ６の側壁にＬｏｗ−ｋ膜２３を形成し、その上にゲート電極１０を形成することでフィールドプレートの働きをさせて耐圧をあげ、また、Ｌｏｗ−ｋ膜２３を形成することでゲート−ドレイン間の容量を低減している。
さらに、ゲート電極１０とソースプラグ１４間に、Ｌｏｗ−ｋ膜１２を形成することで、ゲート電極−ソース電極間の容量を低減させることができる。ゲート容量を構成するゲート−ドレイン間の容量とゲート電極−ソース電極間の容量を共に低減することで動作速度を速くできて、スイッチング特性を向上できる。
図４は、図３の半導体装置のＬｏｗ−ｋ膜形成後の製造工程について示した図である。
酸化膜２２と接するＬｏｗ−ｋ膜２３を形成する（図４（ａ））。
つぎに、このＬｏｗ−ｋ膜２３上と第２のトレンチ７の側壁と底面にゲート酸化膜８を形成する。ゲート酸化膜８と接してゲート電極１０を形成する。ｐベース領域４に第２のトレンチ７の底面と接するｎソース領域５を形成する。ゲート電極１０上とＬｏｗ−ｋ膜２３上とｎドレイン領域３上に酸化膜１１を形成する（図４（ｂ））。
つぎに、この酸化膜１１上をＬｏｗ−ｋ膜１２で被覆し、Ｌｏｗ−ｋ膜１２上に層間絶縁膜２４を形成する（図４（ｃ））。
さらに、ゲート電極１０とソースプラグ１４間に、Ｌｏｗ−ｋ膜１２を形成することで、ゲート電極−ソース電極間の容量を低減させることができる。ゲート容量を構成するゲート−ドレイン間の容量とゲート電極−ソース電極間の容量を共に低減することで動作速度を速くできて、スイッチング特性を向上できる。
図４は、図３の半導体装置のＬｏｗ−ｋ膜形成後の製造工程について示した図である。
酸化膜２２と接するＬｏｗ−ｋ膜２３を形成する（図４（ａ））。
つぎに、このＬｏｗ−ｋ膜２３上と第２のトレンチ７の側壁と底面にゲート酸化膜８を形成する。ゲート酸化膜８と接してゲート電極１０を形成する。ｐベース領域４に第２のトレンチ７の底面と接するｎソース領域５を形成する。ゲート電極１０上とＬｏｗ−ｋ膜２３上とｎドレイン領域３上に酸化膜１１を形成する（図４（ｂ））。
つぎに、この酸化膜１１上をＬｏｗ−ｋ膜１２で被覆し、Ｌｏｗ−ｋ膜１２上に層間絶縁膜２４を形成する（図４（ｃ））。
つぎに、ｎコンタクト領域２１上の酸化膜１１、Ｌｏｗ−ｋ膜１２および層間絶縁膜２４とｎソース領域５上の酸化膜１１と層間絶縁膜２４にそれぞれコンタクトホール１３を形成する。このコンタクトホール１３にソースプラグ１４とドレインプラグ１５をそれぞれ形成する（図４（ｄ））。
つぎに、ソースプラグ１４とドレインプラグ１５に接続するソース電極１６とドレイン電極１７をそれぞれ形成する（図３）。
つぎに、ソースプラグ１４とドレインプラグ１５に接続するソース電極１６とドレイン電極１７をそれぞれ形成する（図３）。
図５は、この発明の第３実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ）である。この図は１セルの断面を示している。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成する。ｎドレイン領域３の表面層にトレンチ３１を形成する。このトレンチ３１の一方の側壁に接するｐベース領域４をｎドレイン領域３の表面層に形成し、ｐベース領域４の表面層にトレンチ３１の一方の側壁に接するｎソース領域５を形成する。ｎソース領域５と接しｐベース領域４の表面層にｐコンタクト領域３３を形成する。ｎソース領域５およびｐコンタクト領域３３に接してソースプラグ１４を形成し、ソースプラグ１４と接してソース電極１６を形成する。
一方、トレンチ３１の他方の側壁と接しｎドレイン領域３の表面層にｎ+ドレイン領域３２（ｎ高濃度領域）を形成する。ｎ+ドレイン領域３２と接してドレインプラグ１５を形成し、ドレインプラグ１５と接してドレイン電極１７を形成する。
トレンチ３１内壁にゲート酸化膜８を形成し、トレンチ３１の一方の側壁とゲート酸化膜８を介してゲート電極１０を形成する。トレンチ３１の他方の側壁にゲート酸化膜８を介してドレイン電極１７と接続するドレインゲート電極３４を形成する。ゲート電極１０とドレインゲート電極３４に挟まれて、厚い酸化膜１１を介してＬｏｗ−ｋ膜１２を形成する。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層にｎドレイン領域３を形成する。ｎドレイン領域３の表面層にトレンチ３１を形成する。このトレンチ３１の一方の側壁に接するｐベース領域４をｎドレイン領域３の表面層に形成し、ｐベース領域４の表面層にトレンチ３１の一方の側壁に接するｎソース領域５を形成する。ｎソース領域５と接しｐベース領域４の表面層にｐコンタクト領域３３を形成する。ｎソース領域５およびｐコンタクト領域３３に接してソースプラグ１４を形成し、ソースプラグ１４と接してソース電極１６を形成する。
一方、トレンチ３１の他方の側壁と接しｎドレイン領域３の表面層にｎ+ドレイン領域３２（ｎ高濃度領域）を形成する。ｎ+ドレイン領域３２と接してドレインプラグ１５を形成し、ドレインプラグ１５と接してドレイン電極１７を形成する。
トレンチ３１内壁にゲート酸化膜８を形成し、トレンチ３１の一方の側壁とゲート酸化膜８を介してゲート電極１０を形成する。トレンチ３１の他方の側壁にゲート酸化膜８を介してドレイン電極１７と接続するドレインゲート電極３４を形成する。ゲート電極１０とドレインゲート電極３４に挟まれて、厚い酸化膜１１を介してＬｏｗ−ｋ膜１２を形成する。
前記のように、ドレイン電極１７とドレインゲート電極３４を接続（ショート）することで、ゲート酸化膜８の絶縁破壊を防止することができる。
また、トレンチ３１内に、Ｌｏｗ−ｋ膜１２を形成することで、ゲート電極１０−ドレインゲート電極３４間の容量を低減させることができる。その結果、ゲート−ドレイン間の容量が低減する。ゲート容量を構成するゲート−ドレイン間の容量を低減することで動作速度を速くできて、スイッチング特性を向上できる。
図６は、図５の半導体装置のＬｏｗ−ｋ膜形成前後の製造工程について示した図である。
トレンチ３１内壁にゲート酸化膜８を形成し、トレンチ３１の一方の側壁とゲート酸化膜８を介してゲート電極１０を形成する。同時にトレンチ３１の他方の側壁にゲート酸化膜８を介してドレイン電極１７と接続するドレインゲート電極３４を形成し、その後、ｐベース領域４の表面層にｎソース領域５とｐコンタクト領域３３を形成する（図６（ａ））。
つぎに、ゲート電極１０とドレインゲート電極３４に挟まれて、厚い酸化膜１１を介してＬｏｗ−ｋ膜１２を被覆する（図６（ｂ））。
また、トレンチ３１内に、Ｌｏｗ−ｋ膜１２を形成することで、ゲート電極１０−ドレインゲート電極３４間の容量を低減させることができる。その結果、ゲート−ドレイン間の容量が低減する。ゲート容量を構成するゲート−ドレイン間の容量を低減することで動作速度を速くできて、スイッチング特性を向上できる。
図６は、図５の半導体装置のＬｏｗ−ｋ膜形成前後の製造工程について示した図である。
トレンチ３１内壁にゲート酸化膜８を形成し、トレンチ３１の一方の側壁とゲート酸化膜８を介してゲート電極１０を形成する。同時にトレンチ３１の他方の側壁にゲート酸化膜８を介してドレイン電極１７と接続するドレインゲート電極３４を形成し、その後、ｐベース領域４の表面層にｎソース領域５とｐコンタクト領域３３を形成する（図６（ａ））。
つぎに、ゲート電極１０とドレインゲート電極３４に挟まれて、厚い酸化膜１１を介してＬｏｗ−ｋ膜１２を被覆する（図６（ｂ））。
つぎに、Ｌｏｗ−ｋ膜１２をパターニングして中央部のＬｏｗ−ｋ膜１２を残す（図６（ｃ））。
つぎに、図示しない層間絶縁膜を被覆し、この層間絶縁膜と厚い酸化膜１１にコンタクトホールを開け、ｎソース領域５およびｐコンタクト領域３３に接するソースプラグ１４を形成し、ｎ+ドレイン領域３２と接してドレインプラグ１５を形成する。続いて、ソースプラグ１４に接するソース電極１６とドレインプラグ１５に接するドレイン電極１７を形成する（図５）。尚、Ｌｏｗ−ｋ膜１２が層間絶縁膜を兼ねる場合には層間絶縁膜は不要となる。また、図５ではｎソース領域５上、ｎ+ドレイン領域３２上の酸化膜１１と層間絶縁膜は示されていない。
つぎに、図示しない層間絶縁膜を被覆し、この層間絶縁膜と厚い酸化膜１１にコンタクトホールを開け、ｎソース領域５およびｐコンタクト領域３３に接するソースプラグ１４を形成し、ｎ+ドレイン領域３２と接してドレインプラグ１５を形成する。続いて、ソースプラグ１４に接するソース電極１６とドレインプラグ１５に接するドレイン電極１７を形成する（図５）。尚、Ｌｏｗ−ｋ膜１２が層間絶縁膜を兼ねる場合には層間絶縁膜は不要となる。また、図５ではｎソース領域５上、ｎ+ドレイン領域３２上の酸化膜１１と層間絶縁膜は示されていない。
１ ｐ半導体基板
２ ｎウェル領域
３ ｎドレイン領域
４ ｐベース領域
５ ｎソース領域
６ 第１のトレンチ
７ 第２のトレンチ
８ ゲート酸化膜
９ ＬＯＣＯＳ（選択酸化膜）
１０ ゲート電極
１１、２２ 酸化膜
１２、２３ Ｌｏｗ−ｋ膜
１３ コンタクトホール
１４ ソースプラグ
１５ ドレインプラグ
１６ ソース電極
１７ ドレイン電極
２１ ｎコンタクト領域
２４ 層間絶縁膜
３１ トレンチ
３２ ｎ+ドレイン領域
３３ ｐコンタクト領域
３４ ドレインゲート電極
２ ｎウェル領域
３ ｎドレイン領域
４ ｐベース領域
５ ｎソース領域
６ 第１のトレンチ
７ 第２のトレンチ
８ ゲート酸化膜
９ ＬＯＣＯＳ（選択酸化膜）
１０ ゲート電極
１１、２２ 酸化膜
１２、２３ Ｌｏｗ−ｋ膜
１３ コンタクトホール
１４ ソースプラグ
１５ ドレインプラグ
１６ ソース電極
１７ ドレイン電極
２１ ｎコンタクト領域
２４ 層間絶縁膜
３１ トレンチ
３２ ｎ+ドレイン領域
３３ ｐコンタクト領域
３４ ドレインゲート電極
Claims (7)
- 第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの側壁と接して形成される第２導電型のベース領域と、該ベース領域の表面層で前記トレンチの側壁と接して形成される第１導電型のソース領域と、該ソース領域と前記ドレイン領域に挟まれた前記ベース領域が接するトレンチの側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ドレイン領域と接して前記トレンチ内に形成されるドレインプラグとを有する半導体装置において、
前記ゲート電極と前記ドレインプラグとの間に前記ゲート電極と接する絶縁膜と、該絶縁膜と前記ドレインプラグとに接し前記絶縁膜より誘電率が低い低誘電率層間絶縁膜とを有することを特徴とする半導体装置。 - 前記トレンチの下部の側壁と底面に選択酸化膜を形成することを特徴とする請求項１に記載の半導体装置。
- 第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成される第１のトレンチと、該第１のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第２のトレンチと、前記第２のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第２導電型のベース領域と、前記第２のトレンチ底部の前記ベース領域に形成される第１導電型のソース領域と、前記第１のトレンチと前記第２のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第１のトレンチおよび前記第２のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記とレンチ内に形成されるソースプラグとを有する半導体装置において、
前記ゲート電極と前記第１のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第１の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第２の低誘電率層間絶縁膜を有することを特徴とする半導体装置。 - 前記第１の低誘電率層間絶縁膜と前記第２の低誘電率層間絶縁膜が同一材質であることを特徴とする請求項３に記載の半導体装置。
- 第１導電型の半導体層の表面層に形成される第１導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第２導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第１導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第１導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、
前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有することを特徴とする半導体装置。 - 前記ゲート絶縁膜が酸化膜であり、前記絶縁膜が酸化膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
- 前記低誘電率層間絶縁膜が、ＣＶＤ法で形成するブラックダイアモンド膜、酸化膜にカーボンをドープしたエスアイオーシー膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ膜であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
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-
2007
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