JP2009081385A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート−ドレイン間容量を小さくしてスイッチング特性を向上できる半導体装置を提供する。
【解決手段】トレンチ6、7側壁に形成したゲート電極10とトレンチ6、7内のドレインプラグ15間に、低誘電率層間絶縁膜であるLow−k膜12を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Low−k膜12はSiOC膜、又はNCS膜である。Si基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にLow−k膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
【選択図】図1
【解決手段】トレンチ6、7側壁に形成したゲート電極10とトレンチ6、7内のドレインプラグ15間に、低誘電率層間絶縁膜であるLow−k膜12を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Low−k膜12はSiOC膜、又はNCS膜である。Si基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にLow−k膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
【選択図】図1
Description
この発明は、トレンチ横型パワーMOSFETなどの半導体装置に関し、例えば低オン抵抗、高耐圧および高速スイッチングを必要とする電源用ICやモーター駆動用ICなどのパワーICを構成するトレンチ横型パワーMOSFETなどの半導体装置に関する。
電源ICに内蔵されるパワーMOSFETは、一般的に、低オン抵抗・高速スイッチングが要求される。さらに、入出力電圧が高い場合は、それに応じて高耐圧も要求される。
ここで、高耐圧・低オン抵抗を実現できるパワーMOSFETとしてトレンチ横型パワーMOSFET(TLPM : Trench Lateral Power MOSFET)がある。
図7は、従来のTLPM/Dの要部断面図である。このTLPM/Dはドレインがトレンチ底部に形成されるタイプである。この図はハーフセルの断面を示している。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成し、nドレイン領域3の表面層にpベース領域4を形成する。pベース領域4を貫通してnドレイン領域3に達する第1のトレンチ6を形成し、第1のトレンチ6の底部のnドレイン領域3に第2のトレンチ7を形成する。第2のトレンチ7の側壁と底面に選択酸化膜であるLOCOS9を形成し、第1のトレンチ6の側壁にゲート酸化膜8を形成する。ゲート酸化膜8とLOCOS9に接してゲート電極10を形成する。pベース領域4の表面層に第1のトレンチ6の側壁に接するようにnソース領域5を形成し、第1のトレンチ6内と第2のトレンチ7内を層間絶縁膜20で充填し、nソース領域5上をこの層間絶縁膜20で被覆する。nソース領域5上と第2のトレンチ7の底部のnドレイン領域3上の層間絶縁膜20にコンタクトホール13を開けてソースプラグ14とドレインプラグ15をそれぞれ形成し、このソースプラグ14に接するソース電極16とドレインプラグ15に接するドレイン電極17をそれぞれ形成する。
ここで、高耐圧・低オン抵抗を実現できるパワーMOSFETとしてトレンチ横型パワーMOSFET(TLPM : Trench Lateral Power MOSFET)がある。
図7は、従来のTLPM/Dの要部断面図である。このTLPM/Dはドレインがトレンチ底部に形成されるタイプである。この図はハーフセルの断面を示している。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成し、nドレイン領域3の表面層にpベース領域4を形成する。pベース領域4を貫通してnドレイン領域3に達する第1のトレンチ6を形成し、第1のトレンチ6の底部のnドレイン領域3に第2のトレンチ7を形成する。第2のトレンチ7の側壁と底面に選択酸化膜であるLOCOS9を形成し、第1のトレンチ6の側壁にゲート酸化膜8を形成する。ゲート酸化膜8とLOCOS9に接してゲート電極10を形成する。pベース領域4の表面層に第1のトレンチ6の側壁に接するようにnソース領域5を形成し、第1のトレンチ6内と第2のトレンチ7内を層間絶縁膜20で充填し、nソース領域5上をこの層間絶縁膜20で被覆する。nソース領域5上と第2のトレンチ7の底部のnドレイン領域3上の層間絶縁膜20にコンタクトホール13を開けてソースプラグ14とドレインプラグ15をそれぞれ形成し、このソースプラグ14に接するソース電極16とドレインプラグ15に接するドレイン電極17をそれぞれ形成する。
第2のトレンチ7の下部に形成したLOCOS9上にゲート電極10を形成することで、ゲート電極10はフィールドプレートとなり耐圧をあげることができる。
また、nドレイン領域3と接する第2のトレンチ7の底部をLOCOS9のように厚い酸化膜で被覆することで、ゲート−ドレイン間の容量を低減している。
例えば、耐圧クラス40VのTLPMでは、第1のトレンチ6の深さは0.7μm、第2のトレンチの深さ(LOCOSの下端までの深さ)は2.0μm程度である。更に、ゲート酸化膜8の膜厚を0.017μm、ゲート電極10−第2のトレンチ7のドレインプラグ15間隔を0.2μm、ゲート電極10−第1のトレンチ6のドレインプラグ15間隔を0.4μm、nドレイン領域3とゲート酸化膜8のオーバーラップを0.1μm、とした場合、図7で示すC1〜C4の各容量はそれぞれ以下のようになる。尚、前記の寸法は後述する図1を参照されたい。
C1=ε0×εox×S/d=ε×0.1/0.017=5.9ε
C2=ε0×εox×S/d=ε×1.6/0.4=4.0ε
C3=ε0×εox×S/d=ε×1.6/0.2=8.0ε
C4=ε0×εox×S/d=ε×0.7/0.4=1.8ε
ε=ε0×εox
但し、εは誘電率、ε0は真空の誘電率、εoxは酸化膜の比誘電率
各Cは並列接続なので、ゲート−ドレイン間の容量Cgdは、
Cgd=C1+C2+C3+C4 =(5.9+4.0+8.0+1.8 )×ε=18.9ε
となる。
また、nドレイン領域3と接する第2のトレンチ7の底部をLOCOS9のように厚い酸化膜で被覆することで、ゲート−ドレイン間の容量を低減している。
例えば、耐圧クラス40VのTLPMでは、第1のトレンチ6の深さは0.7μm、第2のトレンチの深さ(LOCOSの下端までの深さ)は2.0μm程度である。更に、ゲート酸化膜8の膜厚を0.017μm、ゲート電極10−第2のトレンチ7のドレインプラグ15間隔を0.2μm、ゲート電極10−第1のトレンチ6のドレインプラグ15間隔を0.4μm、nドレイン領域3とゲート酸化膜8のオーバーラップを0.1μm、とした場合、図7で示すC1〜C4の各容量はそれぞれ以下のようになる。尚、前記の寸法は後述する図1を参照されたい。
C1=ε0×εox×S/d=ε×0.1/0.017=5.9ε
C2=ε0×εox×S/d=ε×1.6/0.4=4.0ε
C3=ε0×εox×S/d=ε×1.6/0.2=8.0ε
C4=ε0×εox×S/d=ε×0.7/0.4=1.8ε
ε=ε0×εox
但し、εは誘電率、ε0は真空の誘電率、εoxは酸化膜の比誘電率
各Cは並列接続なので、ゲート−ドレイン間の容量Cgdは、
Cgd=C1+C2+C3+C4 =(5.9+4.0+8.0+1.8 )×ε=18.9ε
となる。
このTLPM/Dは、図7に示すように、トレンチ6、7の側壁にゲート電極10およびドレイン領域3を形成することでデバイスピッチを最小にし、高耐圧を維持しつつ面積あたりのオン抵抗を低減できるものである。
また、微細化が進むと、配線間隔が狭くなるため、配線間容量が大きくなり、配線遅延により動作速度が遅くなってしまう。そこで、配線同士を絶縁する層間絶縁膜として酸化膜より誘電率の低い低誘電率層間絶縁膜(low−k膜と呼ばれている)が使われるようになってきている。
また、特許文献1には、集積回路の配線間や配線と回路素子間の寄生容量(寄生キャパシタンス)を低減することを目的に低誘電率層間絶縁膜を用いることが開示されている。
また、特許文献2には、前記した図4の構造が開示されている。
また、特許文献3には、TLPMでトレンチ内にフィールドプレート酸化膜(図4のLOCOS9)を形成して信頼性を高め、デバイスピッチを小さくすることが開示されている。
特開2003−510795号公報
特開2002−184980号公報
特開2006−216863号公報
また、微細化が進むと、配線間隔が狭くなるため、配線間容量が大きくなり、配線遅延により動作速度が遅くなってしまう。そこで、配線同士を絶縁する層間絶縁膜として酸化膜より誘電率の低い低誘電率層間絶縁膜(low−k膜と呼ばれている)が使われるようになってきている。
また、特許文献1には、集積回路の配線間や配線と回路素子間の寄生容量(寄生キャパシタンス)を低減することを目的に低誘電率層間絶縁膜を用いることが開示されている。
また、特許文献2には、前記した図4の構造が開示されている。
また、特許文献3には、TLPMでトレンチ内にフィールドプレート酸化膜(図4のLOCOS9)を形成して信頼性を高め、デバイスピッチを小さくすることが開示されている。
図4の従来のTLPM/Dにおいて、前記したように、トレンチ6、7の側壁にゲート電極10とnドレイン領域3を形成することで、デバイスピッチを縮小し、オン抵抗を低減できる。トレンチ7下部の側壁と底面にLOCOS9を介して形成してあるゲート電極10がフィールドプレートとの働きをして電界を緩和し、耐圧を上げている。
また、このLOCOS9の膜厚は厚いため、この箇所ではゲート容量を構成するゲート−ドレイン間の容量(C1+C2)はLOCOS9がない場合に比べて小さい。
しかし、トレンチ7底面と接する長いドレインプラグ15とゲート電極10は、層間絶縁膜20を介してトレンチの深さ方向に並行して形成されており、互いが対向する面積が広くなるために、この箇所ではゲート容量を構成するゲート−ドレイン間の容量(C3+C4)は大きくなる。そのため、図7の構造ではスイッチング特性を低下させていた。
また、前記の特許文献1〜3では、TLPMのゲート容量を構成するゲートードレイン間の容量を低減する方法については言及されていない。
この発明の目的は、前記の課題を解決して、ゲート容量を小さくしてスイッチング特性を向上できる半導体装置を提供することである。
また、このLOCOS9の膜厚は厚いため、この箇所ではゲート容量を構成するゲート−ドレイン間の容量(C1+C2)はLOCOS9がない場合に比べて小さい。
しかし、トレンチ7底面と接する長いドレインプラグ15とゲート電極10は、層間絶縁膜20を介してトレンチの深さ方向に並行して形成されており、互いが対向する面積が広くなるために、この箇所ではゲート容量を構成するゲート−ドレイン間の容量(C3+C4)は大きくなる。そのため、図7の構造ではスイッチング特性を低下させていた。
また、前記の特許文献1〜3では、TLPMのゲート容量を構成するゲートードレイン間の容量を低減する方法については言及されていない。
この発明の目的は、前記の課題を解決して、ゲート容量を小さくしてスイッチング特性を向上できる半導体装置を提供することである。
前記の目的を達成するために、第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの側壁と接して形成される第2導電型のベース領域と、該ベース領域の表面層で前記トレンチの側壁と接して形成される第1導電型のソース領域と、該ソース領域と前記ドレイン領域に挟まれた前記ベース領域が接するトレンチの側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ドレイン領域と接して前記トレンチ内に形成されるドレインプラグとを有する半導体装置において、前記ゲート電極と前記ドレインプラグとの間に前記ゲート電極と接する絶縁膜と、該絶縁膜と前記ドレインプラグとに接し前記絶縁膜より誘電率が低い低誘電率層間絶縁膜とを有する構成とする。
また、前記トレンチの下部の側壁と底面に選択酸化膜を形成するとよい。
また、第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成される第1のトレンチと、該第1のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第2のトレンチと、前記第2のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第2導電型のベース領域と、前記第2のトレンチ底部の前記ベース領域に形成される第1導電型のソース領域と、前記第1のトレンチと前記第2のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第1のトレンチおよび前記第2のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記トレンチ内に形成されるソースプラグとを有する半導体装置において、前記ゲート電極と前記第1のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第1の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第2の低誘電率層間絶縁膜を有する構成とする。
また、前記トレンチの下部の側壁と底面に選択酸化膜を形成するとよい。
また、第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成される第1のトレンチと、該第1のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第2のトレンチと、前記第2のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第2導電型のベース領域と、前記第2のトレンチ底部の前記ベース領域に形成される第1導電型のソース領域と、前記第1のトレンチと前記第2のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第1のトレンチおよび前記第2のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記トレンチ内に形成されるソースプラグとを有する半導体装置において、前記ゲート電極と前記第1のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第1の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第2の低誘電率層間絶縁膜を有する構成とする。
また、前記第1の低誘電率層間絶縁膜と前記第2の低誘電率層間絶縁膜を同一材質の絶縁膜とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
また、第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第2導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第1導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第1導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有する構成とする。
また、前記ゲート絶縁膜がゲート酸化膜であり、前記絶縁膜が酸化膜であるとよい。
また、前記低誘電率層間絶縁膜が、CVD法で形成するブラックダイアモンド(Black Diamond)膜、酸化膜(SiO2)にカーボンをドープしたエスアイオーシー(SiOC)膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ(Nano Clustering Silica)膜であるとよい。
また、第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第2導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第1導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第1導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有する構成とする。
また、前記ゲート絶縁膜がゲート酸化膜であり、前記絶縁膜が酸化膜であるとよい。
また、前記低誘電率層間絶縁膜が、CVD法で形成するブラックダイアモンド(Black Diamond)膜、酸化膜(SiO2)にカーボンをドープしたエスアイオーシー(SiOC)膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ(Nano Clustering Silica)膜であるとよい。
この発明によれば、トレンチ側壁に形成したゲート電極とトレンチ内に形成した長いドレイン(ソース)プラグ間に、低誘電率層間絶縁膜であるLow−k膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、ゲート電極とトレンチ側壁の間に、Low−k膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、Si基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にLow−k膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
また、ゲート電極とトレンチ側壁の間に、Low−k膜を形成することで、ゲート容量を低減してスイッチング特性を向上させることができる。
また、Si基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にLow−k膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。
発明の実施の形態を以下の実施例で説明する。従来構造と同一な部位には同一の符号を付した。以下の説明では、第1導電型をn型(図の説明では単にnとした)、第2導電型をp型(図の説明では単にpとじた)としたが、逆にしても構わない。
図1は、この発明の第1実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーMOSFET(TLPM/D)であり、ドレインがトレンチ底部に形成されたハイサイドNch(nチャネル)タイプである。この図はハーフセルの断面を示している。
従来との違いは、図7の層間絶縁膜20を酸化膜11とLow−k膜12(低誘電率層間絶縁膜)で置き代えた点である。尚、図1では長さの単位であるμmを便宜上umで表した。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成し、nドレイン領域3の表面層にpベース領域4を形成する。pベース領域4を貫通してnドレイン領域3に達する第1のトレンチ6を形成し、第1のトレンチ6の側壁にマスクを形成し、第1のトレンチ6の底部のnドレイン領域3に第1のトレンチ6より幅の狭い第2のトレンチ7を形成する。第2のトレンチ7の側壁と底面に選択酸化膜であるLOCOS9を形成し、第1のトレンチ6の側壁にゲート酸化膜8を形成する。ゲート酸化膜8を酸化膜でなく窒化膜など高誘電率絶縁膜(high−k膜と呼ばれている)を使用してもよい。high−k膜と酸化膜との積層膜としてもよい。ゲート酸化膜8とLOCOS9に接してポリシリコンでゲート電極10を形成する。ゲート電極10は段差部を有する。pベース領域4の表面層に第1のトレンチ6の側壁に接するようにnソース領域5を形成する。nソース領域5上(表面)とゲート電極8上に厚い酸化膜11を形成する。第1のトレンチ6と第2のトレンチ7内を酸化膜11を介して低誘電率層間絶縁膜であるLow−k膜12で充填し、nソース領域5上(表面)を酸化膜11を介してLow−k膜12で被覆する。nソース領域5上と第2のトレンチ7の底部のnドレイン領域3上の酸化膜11とLow−k膜12にコンタクトホール13を開けてタングステンでソースプラグ14とドレインプラグ15をそれぞれ形成し、このソースプラグ14に接する金属電極であるソース電極16とドレインプラグ15に接する金属電極であるドレイン電極17をそれぞれ形成する。
従来との違いは、図7の層間絶縁膜20を酸化膜11とLow−k膜12(低誘電率層間絶縁膜)で置き代えた点である。尚、図1では長さの単位であるμmを便宜上umで表した。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成し、nドレイン領域3の表面層にpベース領域4を形成する。pベース領域4を貫通してnドレイン領域3に達する第1のトレンチ6を形成し、第1のトレンチ6の側壁にマスクを形成し、第1のトレンチ6の底部のnドレイン領域3に第1のトレンチ6より幅の狭い第2のトレンチ7を形成する。第2のトレンチ7の側壁と底面に選択酸化膜であるLOCOS9を形成し、第1のトレンチ6の側壁にゲート酸化膜8を形成する。ゲート酸化膜8を酸化膜でなく窒化膜など高誘電率絶縁膜(high−k膜と呼ばれている)を使用してもよい。high−k膜と酸化膜との積層膜としてもよい。ゲート酸化膜8とLOCOS9に接してポリシリコンでゲート電極10を形成する。ゲート電極10は段差部を有する。pベース領域4の表面層に第1のトレンチ6の側壁に接するようにnソース領域5を形成する。nソース領域5上(表面)とゲート電極8上に厚い酸化膜11を形成する。第1のトレンチ6と第2のトレンチ7内を酸化膜11を介して低誘電率層間絶縁膜であるLow−k膜12で充填し、nソース領域5上(表面)を酸化膜11を介してLow−k膜12で被覆する。nソース領域5上と第2のトレンチ7の底部のnドレイン領域3上の酸化膜11とLow−k膜12にコンタクトホール13を開けてタングステンでソースプラグ14とドレインプラグ15をそれぞれ形成し、このソースプラグ14に接する金属電極であるソース電極16とドレインプラグ15に接する金属電極であるドレイン電極17をそれぞれ形成する。
尚、前記のnドレイン領域3はnドレインドリフト領域となる領域であり、ドレインプラグ15との良好なオーミック接触を得るためにドレインプラグと接続する箇所にn型の高濃度領域を形成するとよい。
前記のLow−k膜12としては、例えば、CVD法で形成するAMAT社製のBlack Diamond膜やSiO2にカーボンをドープしたSiOC膜や、塗布法で形成するNCS(Nano Clustering Silica)膜などがある。
前記したように、第2のトレンチ7の下部にLOCOS9を形成し、このLOCOS9上にゲート電極10を形成することで、ゲート電極10はフィールドプレートとなり耐圧をあげることができる。
例えば、耐圧クラス40VのTLPM/Dでは、図1に示すように、第1のトレンチ6の深さは0.7μm、第2のトレンチ7の深さ(LOCOSの下端)は2.0μm程度である。更に、ゲート酸化膜8を0.017μm、ゲート電極10の段差部より下部とドレインプラグ15の間隔を0.2μm、ゲート電極10の段差部より上部とドレインプラグ15の間隔を0.4μm、nドレイン領域3とゲート酸化膜8のオーバーラップを0.1μm、として、ゲート電極10とドレイン電極の間に0.035μmの膜厚の酸化膜11(SiO2:比誘電率3.9)と0.165μmの膜厚のLow−k膜12(比誘電率2.0)を入れると、図7のC3、C4相当する値は以下のようになる。但し、C31、C41はSiO2の容量、C32、C42はLow−k膜の容量である。ここでは図7のC1、C2、C3およびC4の記号をそのまま使用する。
前記のLow−k膜12としては、例えば、CVD法で形成するAMAT社製のBlack Diamond膜やSiO2にカーボンをドープしたSiOC膜や、塗布法で形成するNCS(Nano Clustering Silica)膜などがある。
前記したように、第2のトレンチ7の下部にLOCOS9を形成し、このLOCOS9上にゲート電極10を形成することで、ゲート電極10はフィールドプレートとなり耐圧をあげることができる。
例えば、耐圧クラス40VのTLPM/Dでは、図1に示すように、第1のトレンチ6の深さは0.7μm、第2のトレンチ7の深さ(LOCOSの下端)は2.0μm程度である。更に、ゲート酸化膜8を0.017μm、ゲート電極10の段差部より下部とドレインプラグ15の間隔を0.2μm、ゲート電極10の段差部より上部とドレインプラグ15の間隔を0.4μm、nドレイン領域3とゲート酸化膜8のオーバーラップを0.1μm、として、ゲート電極10とドレイン電極の間に0.035μmの膜厚の酸化膜11(SiO2:比誘電率3.9)と0.165μmの膜厚のLow−k膜12(比誘電率2.0)を入れると、図7のC3、C4相当する値は以下のようになる。但し、C31、C41はSiO2の容量、C32、C42はLow−k膜の容量である。ここでは図7のC1、C2、C3およびC4の記号をそのまま使用する。
1/C3=1/C31+1/C32=1/(ε×1.6/0.035)+1/(2/3.9×ε×1.6/0.165)
C3=4.48ε
1/C4=1/C41+1/C42=1/(ε×0.7/0.035)+1/(2/3.9×ε×0.7/0.365)
C4=0.93ε
また、C1とC2の値は図7の場合と同じである。
Cgd=C1+C2+C3+C4=(5.9+4.0+4.48+0.93)×ε=15.3ε
従来構造の場合はCgd=18.9εであるので、本発明の場合のCgd/従来構造の場合のCgd=15.3ε/18.9ε=0.8
つまり、従来構造と比べて、20%程度ゲート−ドレイン間の容量を低減できる。ゲート容量を構成するゲート−ドレイン間の容量が低減されることで動作速度を速くできて、スイッチング特性を向上できる。
また、酸化膜11とLow−k膜12の多層膜を、Low−k膜12のみの単層膜とするとさらにゲート−ドレイン間の容量を低減できるが、Low−k膜12は多孔質であるため、Si基板に直接堆積(接触)させると信頼性が低下する。
C3=4.48ε
1/C4=1/C41+1/C42=1/(ε×0.7/0.035)+1/(2/3.9×ε×0.7/0.365)
C4=0.93ε
また、C1とC2の値は図7の場合と同じである。
Cgd=C1+C2+C3+C4=(5.9+4.0+4.48+0.93)×ε=15.3ε
従来構造の場合はCgd=18.9εであるので、本発明の場合のCgd/従来構造の場合のCgd=15.3ε/18.9ε=0.8
つまり、従来構造と比べて、20%程度ゲート−ドレイン間の容量を低減できる。ゲート容量を構成するゲート−ドレイン間の容量が低減されることで動作速度を速くできて、スイッチング特性を向上できる。
また、酸化膜11とLow−k膜12の多層膜を、Low−k膜12のみの単層膜とするとさらにゲート−ドレイン間の容量を低減できるが、Low−k膜12は多孔質であるため、Si基板に直接堆積(接触)させると信頼性が低下する。
また、酸化膜11を例えば窒化膜などの絶縁膜とLow−k膜の多層膜とした場合にもゲート−ドレイン間の容量を低減することができる。
また、第2のトレンチ7の底部にLOCOS9が形成されているので、この箇所でのゲート−ドレイン間の容量を小さくすることができる。
また、前記したようにLow−k膜12は多孔質であるため、Si基板に直接堆積させると信頼性が悪化するので、Si基板(nソース領域5の表面)と直接接触する部分は酸化膜11とし、更にLow−k膜12を堆積させる多層構造とすることで、信頼性とスイッチング特性の改善を両立させることが可能となる。
尚、素子耐圧が低い場合などでは、必ずしもLOCOS9を形成する必要はない。また、ここでは2段のトレンチを例として挙げたが1段のトレンチの場合でもLow−k膜12を適用することでゲート−ドレイン間の容量を低減することができる。
図2は、図1の半導体装置のLow−k膜形成後の製造工程について示した図である。
第1のトレンチ6と第2のトレンチ7内を酸化膜11を介して低誘電率層間絶縁膜であるLow−k膜12で充填し、nソース領域5上(表面)を酸化膜11を介してLow−k膜12で被覆する(図2(a))。
また、第2のトレンチ7の底部にLOCOS9が形成されているので、この箇所でのゲート−ドレイン間の容量を小さくすることができる。
また、前記したようにLow−k膜12は多孔質であるため、Si基板に直接堆積させると信頼性が悪化するので、Si基板(nソース領域5の表面)と直接接触する部分は酸化膜11とし、更にLow−k膜12を堆積させる多層構造とすることで、信頼性とスイッチング特性の改善を両立させることが可能となる。
尚、素子耐圧が低い場合などでは、必ずしもLOCOS9を形成する必要はない。また、ここでは2段のトレンチを例として挙げたが1段のトレンチの場合でもLow−k膜12を適用することでゲート−ドレイン間の容量を低減することができる。
図2は、図1の半導体装置のLow−k膜形成後の製造工程について示した図である。
第1のトレンチ6と第2のトレンチ7内を酸化膜11を介して低誘電率層間絶縁膜であるLow−k膜12で充填し、nソース領域5上(表面)を酸化膜11を介してLow−k膜12で被覆する(図2(a))。
つぎに、nソース領域5上と第2のトレンチ7の底部のnドレイン領域3上の酸化膜11とLow−k膜12にコンタクトホール13を開ける(図2(b))。
つぎに、コンタクトホール13にタングステンでソースプラグ14とドレインプラグ15をそれぞれ形成する(図2(c))。
つぎに、このソースプラグ14に接する金属電極であるソース電極16とドレインプラグ15に接する金属電極であるドレイン電極17をそれぞれ形成する(図1)。
つぎに、コンタクトホール13にタングステンでソースプラグ14とドレインプラグ15をそれぞれ形成する(図2(c))。
つぎに、このソースプラグ14に接する金属電極であるソース電極16とドレインプラグ15に接する金属電極であるドレイン電極17をそれぞれ形成する(図1)。
図3は、この発明の第2実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーMOSFET(TLPM/S)であり、ソースがトレンチ底部に形成されるハイサイドのNchタイプである。この図はハーフセルの断面を示している。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成する。nドレイン領域3に第1のトレンチ6を形成し、第1のトレンチ6の側壁にマスクを形成し、第1のトレンチ6の底部にnウェル領域2に達する第2のトレンチ7を形成する。nウェル領域2とnドレイン領域3に第2のトレンチ7の側壁と底面に接するpベース領域4を形成する。第1のトレンチ6の側壁と底面に酸化膜22を形成し、この酸化膜22と接するLow−k膜23を形成する。このLow−k膜23上と第2のトレンチ7の側壁と底面にゲート酸化膜8を形成する。ゲート酸化膜8と接してゲート電極10を形成する。pベース領域4に第2のトレンチ7の底面と接するnソース領域5を形成する。ゲート電極10上とLow−k膜23上とnドレイン領域3上に厚い酸化膜11を形成し、この酸化膜11上をLow−k膜12で被覆し、Low−k膜12上に層間絶縁膜24を形成する。nコンタクト領域21上の酸化膜11、Low−k膜12および層間絶縁膜24とnソース領域5上の酸化膜11と層間絶縁膜24にそれぞれコンタクトホール13を形成する。このコンタクトホール13にソースプラグ14とドレインプラグ15をそれぞれ形成し、ソースプラグ14とドレインプラグ15に接続するソース電極16とドレイン電極17をそれぞれ形成する。尚、Low−k膜23とLow−k膜12を同一材質とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成する。nドレイン領域3に第1のトレンチ6を形成し、第1のトレンチ6の側壁にマスクを形成し、第1のトレンチ6の底部にnウェル領域2に達する第2のトレンチ7を形成する。nウェル領域2とnドレイン領域3に第2のトレンチ7の側壁と底面に接するpベース領域4を形成する。第1のトレンチ6の側壁と底面に酸化膜22を形成し、この酸化膜22と接するLow−k膜23を形成する。このLow−k膜23上と第2のトレンチ7の側壁と底面にゲート酸化膜8を形成する。ゲート酸化膜8と接してゲート電極10を形成する。pベース領域4に第2のトレンチ7の底面と接するnソース領域5を形成する。ゲート電極10上とLow−k膜23上とnドレイン領域3上に厚い酸化膜11を形成し、この酸化膜11上をLow−k膜12で被覆し、Low−k膜12上に層間絶縁膜24を形成する。nコンタクト領域21上の酸化膜11、Low−k膜12および層間絶縁膜24とnソース領域5上の酸化膜11と層間絶縁膜24にそれぞれコンタクトホール13を形成する。このコンタクトホール13にソースプラグ14とドレインプラグ15をそれぞれ形成し、ソースプラグ14とドレインプラグ15に接続するソース電極16とドレイン電極17をそれぞれ形成する。尚、Low−k膜23とLow−k膜12を同一材質とすることでプロセスの簡略化ができる。勿論、違う材質であっても構わない。
第1のトレンチ6の側壁にLow−k膜23を形成し、その上にゲート電極10を形成することでフィールドプレートの働きをさせて耐圧をあげ、また、Low−k膜23を形成することでゲート−ドレイン間の容量を低減している。
さらに、ゲート電極10とソースプラグ14間に、Low−k膜12を形成することで、ゲート電極−ソース電極間の容量を低減させることができる。ゲート容量を構成するゲート−ドレイン間の容量とゲート電極−ソース電極間の容量を共に低減することで動作速度を速くできて、スイッチング特性を向上できる。
図4は、図3の半導体装置のLow−k膜形成後の製造工程について示した図である。
酸化膜22と接するLow−k膜23を形成する(図4(a))。
つぎに、このLow−k膜23上と第2のトレンチ7の側壁と底面にゲート酸化膜8を形成する。ゲート酸化膜8と接してゲート電極10を形成する。pベース領域4に第2のトレンチ7の底面と接するnソース領域5を形成する。ゲート電極10上とLow−k膜23上とnドレイン領域3上に酸化膜11を形成する(図4(b))。
つぎに、この酸化膜11上をLow−k膜12で被覆し、Low−k膜12上に層間絶縁膜24を形成する(図4(c))。
さらに、ゲート電極10とソースプラグ14間に、Low−k膜12を形成することで、ゲート電極−ソース電極間の容量を低減させることができる。ゲート容量を構成するゲート−ドレイン間の容量とゲート電極−ソース電極間の容量を共に低減することで動作速度を速くできて、スイッチング特性を向上できる。
図4は、図3の半導体装置のLow−k膜形成後の製造工程について示した図である。
酸化膜22と接するLow−k膜23を形成する(図4(a))。
つぎに、このLow−k膜23上と第2のトレンチ7の側壁と底面にゲート酸化膜8を形成する。ゲート酸化膜8と接してゲート電極10を形成する。pベース領域4に第2のトレンチ7の底面と接するnソース領域5を形成する。ゲート電極10上とLow−k膜23上とnドレイン領域3上に酸化膜11を形成する(図4(b))。
つぎに、この酸化膜11上をLow−k膜12で被覆し、Low−k膜12上に層間絶縁膜24を形成する(図4(c))。
つぎに、nコンタクト領域21上の酸化膜11、Low−k膜12および層間絶縁膜24とnソース領域5上の酸化膜11と層間絶縁膜24にそれぞれコンタクトホール13を形成する。このコンタクトホール13にソースプラグ14とドレインプラグ15をそれぞれ形成する(図4(d))。
つぎに、ソースプラグ14とドレインプラグ15に接続するソース電極16とドレイン電極17をそれぞれ形成する(図3)。
つぎに、ソースプラグ14とドレインプラグ15に接続するソース電極16とドレイン電極17をそれぞれ形成する(図3)。
図5は、この発明の第3実施例の半導体装置の要部断面図である。この半導体装置はトレンチ横型パワーMOSFET(TLPM)である。この図は1セルの断面を示している。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成する。nドレイン領域3の表面層にトレンチ31を形成する。このトレンチ31の一方の側壁に接するpベース領域4をnドレイン領域3の表面層に形成し、pベース領域4の表面層にトレンチ31の一方の側壁に接するnソース領域5を形成する。nソース領域5と接しpベース領域4の表面層にpコンタクト領域33を形成する。nソース領域5およびpコンタクト領域33に接してソースプラグ14を形成し、ソースプラグ14と接してソース電極16を形成する。
一方、トレンチ31の他方の側壁と接しnドレイン領域3の表面層にn+ドレイン領域32(n高濃度領域)を形成する。n+ドレイン領域32と接してドレインプラグ15を形成し、ドレインプラグ15と接してドレイン電極17を形成する。
トレンチ31内壁にゲート酸化膜8を形成し、トレンチ31の一方の側壁とゲート酸化膜8を介してゲート電極10を形成する。トレンチ31の他方の側壁にゲート酸化膜8を介してドレイン電極17と接続するドレインゲート電極34を形成する。ゲート電極10とドレインゲート電極34に挟まれて、厚い酸化膜11を介してLow−k膜12を形成する。
p半導体基板1の表面層にnウェル領域2を形成し、nウェル領域2の表面層にnドレイン領域3を形成する。nドレイン領域3の表面層にトレンチ31を形成する。このトレンチ31の一方の側壁に接するpベース領域4をnドレイン領域3の表面層に形成し、pベース領域4の表面層にトレンチ31の一方の側壁に接するnソース領域5を形成する。nソース領域5と接しpベース領域4の表面層にpコンタクト領域33を形成する。nソース領域5およびpコンタクト領域33に接してソースプラグ14を形成し、ソースプラグ14と接してソース電極16を形成する。
一方、トレンチ31の他方の側壁と接しnドレイン領域3の表面層にn+ドレイン領域32(n高濃度領域)を形成する。n+ドレイン領域32と接してドレインプラグ15を形成し、ドレインプラグ15と接してドレイン電極17を形成する。
トレンチ31内壁にゲート酸化膜8を形成し、トレンチ31の一方の側壁とゲート酸化膜8を介してゲート電極10を形成する。トレンチ31の他方の側壁にゲート酸化膜8を介してドレイン電極17と接続するドレインゲート電極34を形成する。ゲート電極10とドレインゲート電極34に挟まれて、厚い酸化膜11を介してLow−k膜12を形成する。
前記のように、ドレイン電極17とドレインゲート電極34を接続(ショート)することで、ゲート酸化膜8の絶縁破壊を防止することができる。
また、トレンチ31内に、Low−k膜12を形成することで、ゲート電極10−ドレインゲート電極34間の容量を低減させることができる。その結果、ゲート−ドレイン間の容量が低減する。ゲート容量を構成するゲート−ドレイン間の容量を低減することで動作速度を速くできて、スイッチング特性を向上できる。
図6は、図5の半導体装置のLow−k膜形成前後の製造工程について示した図である。
トレンチ31内壁にゲート酸化膜8を形成し、トレンチ31の一方の側壁とゲート酸化膜8を介してゲート電極10を形成する。同時にトレンチ31の他方の側壁にゲート酸化膜8を介してドレイン電極17と接続するドレインゲート電極34を形成し、その後、pベース領域4の表面層にnソース領域5とpコンタクト領域33を形成する(図6(a))。
つぎに、ゲート電極10とドレインゲート電極34に挟まれて、厚い酸化膜11を介してLow−k膜12を被覆する(図6(b))。
また、トレンチ31内に、Low−k膜12を形成することで、ゲート電極10−ドレインゲート電極34間の容量を低減させることができる。その結果、ゲート−ドレイン間の容量が低減する。ゲート容量を構成するゲート−ドレイン間の容量を低減することで動作速度を速くできて、スイッチング特性を向上できる。
図6は、図5の半導体装置のLow−k膜形成前後の製造工程について示した図である。
トレンチ31内壁にゲート酸化膜8を形成し、トレンチ31の一方の側壁とゲート酸化膜8を介してゲート電極10を形成する。同時にトレンチ31の他方の側壁にゲート酸化膜8を介してドレイン電極17と接続するドレインゲート電極34を形成し、その後、pベース領域4の表面層にnソース領域5とpコンタクト領域33を形成する(図6(a))。
つぎに、ゲート電極10とドレインゲート電極34に挟まれて、厚い酸化膜11を介してLow−k膜12を被覆する(図6(b))。
つぎに、Low−k膜12をパターニングして中央部のLow−k膜12を残す(図6(c))。
つぎに、図示しない層間絶縁膜を被覆し、この層間絶縁膜と厚い酸化膜11にコンタクトホールを開け、nソース領域5およびpコンタクト領域33に接するソースプラグ14を形成し、n+ドレイン領域32と接してドレインプラグ15を形成する。続いて、ソースプラグ14に接するソース電極16とドレインプラグ15に接するドレイン電極17を形成する(図5)。尚、Low−k膜12が層間絶縁膜を兼ねる場合には層間絶縁膜は不要となる。また、図5ではnソース領域5上、n+ドレイン領域32上の酸化膜11と層間絶縁膜は示されていない。
つぎに、図示しない層間絶縁膜を被覆し、この層間絶縁膜と厚い酸化膜11にコンタクトホールを開け、nソース領域5およびpコンタクト領域33に接するソースプラグ14を形成し、n+ドレイン領域32と接してドレインプラグ15を形成する。続いて、ソースプラグ14に接するソース電極16とドレインプラグ15に接するドレイン電極17を形成する(図5)。尚、Low−k膜12が層間絶縁膜を兼ねる場合には層間絶縁膜は不要となる。また、図5ではnソース領域5上、n+ドレイン領域32上の酸化膜11と層間絶縁膜は示されていない。
1 p半導体基板
2 nウェル領域
3 nドレイン領域
4 pベース領域
5 nソース領域
6 第1のトレンチ
7 第2のトレンチ
8 ゲート酸化膜
9 LOCOS(選択酸化膜)
10 ゲート電極
11、22 酸化膜
12、23 Low−k膜
13 コンタクトホール
14 ソースプラグ
15 ドレインプラグ
16 ソース電極
17 ドレイン電極
21 nコンタクト領域
24 層間絶縁膜
31 トレンチ
32 n+ドレイン領域
33 pコンタクト領域
34 ドレインゲート電極
2 nウェル領域
3 nドレイン領域
4 pベース領域
5 nソース領域
6 第1のトレンチ
7 第2のトレンチ
8 ゲート酸化膜
9 LOCOS(選択酸化膜)
10 ゲート電極
11、22 酸化膜
12、23 Low−k膜
13 コンタクトホール
14 ソースプラグ
15 ドレインプラグ
16 ソース電極
17 ドレイン電極
21 nコンタクト領域
24 層間絶縁膜
31 トレンチ
32 n+ドレイン領域
33 pコンタクト領域
34 ドレインゲート電極
Claims (7)
- 第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの側壁と接して形成される第2導電型のベース領域と、該ベース領域の表面層で前記トレンチの側壁と接して形成される第1導電型のソース領域と、該ソース領域と前記ドレイン領域に挟まれた前記ベース領域が接するトレンチの側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ドレイン領域と接して前記トレンチ内に形成されるドレインプラグとを有する半導体装置において、
前記ゲート電極と前記ドレインプラグとの間に前記ゲート電極と接する絶縁膜と、該絶縁膜と前記ドレインプラグとに接し前記絶縁膜より誘電率が低い低誘電率層間絶縁膜とを有することを特徴とする半導体装置。 - 前記トレンチの下部の側壁と底面に選択酸化膜を形成することを特徴とする請求項1に記載の半導体装置。
- 第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成される第1のトレンチと、該第1のトレンチの底面から前記ドレイン領域を貫通し前記半導体層に達して形成される第2のトレンチと、前記第2のトレンチの側壁と底面に接し前記ドレイン領域と前記半導体層に形成される第2導電型のベース領域と、前記第2のトレンチ底部の前記ベース領域に形成される第1導電型のソース領域と、前記第1のトレンチと前記第2のトレンチの側壁と底面に形成されるゲート絶縁膜と、前記第1のトレンチおよび前記第2のトレンチのゲート絶縁膜を介して形成されるゲート電極と、前記トレンチ底面で前記ソース領域に接して前記とレンチ内に形成されるソースプラグとを有する半導体装置において、
前記ゲート電極と前記第1のトレンチのゲート絶縁膜の間に形成される該ゲート絶縁膜より誘電率が低い第1の低誘電率層間絶縁膜と、前記ゲート電極と前記ソースプラグの間に前記ゲート電極と前記ソースプラグのそれぞれに接して形成される絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接して形成される該絶縁膜より誘電率が低い第2の低誘電率層間絶縁膜を有することを特徴とする半導体装置。 - 前記第1の低誘電率層間絶縁膜と前記第2の低誘電率層間絶縁膜が同一材質であることを特徴とする請求項3に記載の半導体装置。
- 第1導電型の半導体層の表面層に形成される第1導電型のドレイン領域と、該ドレイン領域の表面層に形成されるトレンチと、前記ドレイン領域の表面層に前記トレンチの一方の側壁と接して形成される第2導電型のベース領域と、該ベース領域の表面層に前記トレンチの一方の側壁と接して形成される第1導電型のソース領域と、前記ドレイン領域の表面層に前記トレンチの他方の側壁と接して形成される第1導電型の半導体領域と、前記トレンチの一方の側壁にゲート絶縁膜を介して形成されるゲート電極と、前記トレンチの他方の側壁に前記ゲート絶縁膜を介して形成され前記半導体領域と接続するドレインゲート電極とを有する半導体装置において、
前記ゲート電極上と前記ドレインゲート電極上をそれぞれ被覆する絶縁膜と、該絶縁膜に挟まれ該絶縁膜と接した該絶縁膜より誘電率が低い低誘電率層間絶縁膜を有することを特徴とする半導体装置。 - 前記ゲート絶縁膜が酸化膜であり、前記絶縁膜が酸化膜であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記低誘電率層間絶縁膜が、CVD法で形成するブラックダイアモンド膜、酸化膜にカーボンをドープしたエスアイオーシー膜、もしくは塗布法で形成するシリコンオキシカーバイト膜またはナノクラスターリングシリカ膜であることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーmosトランジスタおよびその製造方法 |
WO2014192444A1 (ja) * | 2013-05-29 | 2014-12-04 | 住友電気工業株式会社 | 半導体装置 |
US9324838B2 (en) | 2013-01-11 | 2016-04-26 | Stmicroelectronics S.R.L. | LDMOS power semiconductor device and manufacturing method of the same |
US9450076B2 (en) | 2014-01-21 | 2016-09-20 | Stmicroelectronics S.R.L. | Power LDMOS semiconductor device with reduced on-resistance and manufacturing method thereof |
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーmosトランジスタおよびその製造方法 |
US9324838B2 (en) | 2013-01-11 | 2016-04-26 | Stmicroelectronics S.R.L. | LDMOS power semiconductor device and manufacturing method of the same |
US9954079B2 (en) | 2013-01-11 | 2018-04-24 | Stmicroelectronics S.R.L. | LDMOS power semiconductor device and manufacturing method of the same |
US10297677B2 (en) | 2013-01-11 | 2019-05-21 | Stmicroelectronics S.R.L. | LDMOS power semiconductor device and manufacturing method of the same |
WO2014192444A1 (ja) * | 2013-05-29 | 2014-12-04 | 住友電気工業株式会社 | 半導体装置 |
JP2014232798A (ja) * | 2013-05-29 | 2014-12-11 | 住友電気工業株式会社 | 半導体装置 |
US9570543B2 (en) | 2013-05-29 | 2017-02-14 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
US9450076B2 (en) | 2014-01-21 | 2016-09-20 | Stmicroelectronics S.R.L. | Power LDMOS semiconductor device with reduced on-resistance and manufacturing method thereof |
US9484436B2 (en) | 2014-01-21 | 2016-11-01 | Stmicroelectronics S.R.L. | Power LDMOS semiconductor device with reduced on-resistance and manufacturing method thereof |
US9711629B2 (en) | 2015-02-16 | 2017-07-18 | Fuji Electric Co., Ltd. | Semiconductor device having low-dielectric-constant film |
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